• Title/Summary/Keyword: IEEE 802.11 기반 무선 모뎀

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IEEE 802.11 기반 시스템에서 채널추정에 관한 연구 (A study on the Channel Estimation Scheme in IEEE 802.11 Based System)

  • 김한종
    • 디지털융복합연구
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    • 제12권3호
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    • pp.249-254
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    • 2014
  • 무선 랜 시스템은 고속의 데이터를 전송하기 위하여 끊임없이 진화 중이며 통신성능을 향상시키기 위해서는 더욱 정밀한 채널추정이 필수적으로 요구된다. 본 논문에서는 IEEE 802.11 기반 무선 모뎀의 PLCP 구조에서 기존의 긴 훈련심볼만을 이용하여 채널을 추정하는 LS 알고리즘의 성능을 개선하고자 하였다. 48개의 부반송파 중에서 12개의 위치에 짧은 훈련 심볼을 전송하고 있다는 사실을 이용하여 2개의 긴 훈련심볼 뿐만 아니라 하나의 짧은심볼도 함께 사용하여 채널을 추정하는 새로운 LS 추정 알고리즘을 제안하였다. 두 개의 긴 훈련심볼 뿐만 아니라 짧은 훈련 심볼을 이용함으로써 보다 향상된 채널 추정을 제공할 수 있음을 보였으며 제안된 채널 추정알고리즘은 IEEE 802.11p WAVE 차량통신 시스템에도 적용이 가능하리라 생각된다. 또한 학부 및 대학원의 OFDM 관련 채널 추정 교육 시 본 논문의 내용이 유용하게 사용될 수 있을 것이다.

홈게이트웨이용 기가빗 네트워크프로세서 스위치 칩 개발 (Development Of The Gigabit Ethernet Switch Chip with Packet Processors for A Home Gateway)

  • 안정균;김성수;김대환
    • 한국정보통신설비학회:학술대회논문집
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    • 한국정보통신설비학회 2007년도 학술대회
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    • pp.104-110
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    • 2007
  • FTTH상용화, IEEE802.11n 무선랜 기술의 상용화 등과 같은 초고속 전송기술의 발전에 따라 홈네트워킹 환경 또한 급격하게 변화하고 있다. 100Mbps를 초과하는 많은 홈네트워킹 기술들의 개발로 인해 홈게이트웨이에 보다 넓은 대역의 LAN 인터페이스를 요구하게 되었고, xDSL이나 케이블모뎀 기반의 가입자망과의 대역폭 차이는 고성능의 QoS 기능을 요구하게 되었다. 이러한 통신환경을 토대로 홈게이트웨이의 기능에 대한 요구사항을 분석하고 홈게이트웨이용 스위칭 칩의 개발규격을 도출하였다. 그리고 새로운 네트워크 기반의 비즈니스 모델을 개발하고자 하는 통신사업자의 요구사항과 QoS나 IPv6등의 다양한 네트워크 요구사항을 등을 유연하게 수용할 수 있으며, 칩의 기능과 성능을 수정하 또는 추가할 수 있는 네트워크 프로세서 기반의 기가빗 스위치 칩을 개발하였다. 개발 칩은 패킷 프로세서로 Layer 4까지 의 패킷헤드를 처리하고, 2기가빗이더넷 + 6패스트이더넷 포트를 갖도록 설계하였으며, FPGA를 이용하여 스위칭 칩의 기본적인 전송기능과 성능, Flow별 패킷 분류 및 패킷 필터링, 스케쥴링 기능 등의 시험을 통하여 설계한 칩의 기능과 성능을 확인하였다.

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MIMO-OFDM 기반 무선 LAN 시스템을 위한 기저대역 모뎀 수신부 설계 및 구현 (Design and Implementation of Baseband Modem Receiver for MIMO-OFDM Based WLANs)

  • 장수현;노재영;정윤호
    • 한국항행학회논문지
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    • 제14권3호
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    • pp.328-335
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    • 2010
  • 본 논문에서는 2개의 송수신 안테나를 갖는 $2{\times}2$ MIMO-OFDM 기반 무선 LAN 기저대역 수신 모뎀을 위한 효율적인 수신 알고리즘 및 면적 효율적인 하드웨어 구조를 제시한다. 수신기 성능향상을 위해 효율적인 시간 동기 알고리즘과 MML 알고리즘 기반 MIMO 심볼 검출기 구조를 제안한다. 또한, 제안된 심볼 검출기는 IEEE 802.11n 무선 LAN 규격에 정의된 대로 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산블록의 공유와 연산기의단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, 0.13um CMOS standard 셀 라이브러리 통해 합성되었다. 그 결과 기존의 설계 구조와 비교시 56% 감소된 하드웨어 복잡도로 구현 가능함을 확인하였다.