• Journal of Digital Convergence
• /
• v.12 no.3
• /
• pp.249-254
• /
• 2014

Wireless LAN system is evolving toward high-speed data transmission and more accurate channel estimation is necessarily required to improve communication performance. The PLCP preamble field in IEEE 802.11 based wireless MODEM consists of ten short symbols and two long symbols and is used for synchronization and channel estimation. The existing least square (LS) channel estimation is based on only two long training symbols. After estimating channel response separately by using each long training symbol, the final channel estimation is obtained by the average of each estimation. In this paper, a new channel estimation algorithm is presented to improve the performance of the existing LS channel estimation algorithm. From the fact that the short training symbol consists of 12 non-zero subcarriers, it gives us a clue of being able to additionally estimate at least one fourth of channel coefficients. The new LS algorithm performs channel estimation based on both two long training symbols and a short training symbol. The proposed LS algorithm shows a little bit performance improvement over the existing LS estimation and it will be able to be applied to the IEEE 802.11p WAVE system.

• 한국정보통신설비학회:학술대회논문집
• /
• 2007.08a
• /
• pp.104-110
• /
• 2007

FTTH상용화, IEEE802.11n 무선랜 기술의 상용화 등과 같은 초고속 전송기술의 발전에 따라 홈네트워킹 환경 또한 급격하게 변화하고 있다. 100Mbps를 초과하는 많은 홈네트워킹 기술들의 개발로 인해 홈게이트웨이에 보다 넓은 대역의 LAN 인터페이스를 요구하게 되었고, xDSL이나 케이블모뎀 기반의 가입자망과의 대역폭 차이는 고성능의 QoS 기능을 요구하게 되었다. 이러한 통신환경을 토대로 홈게이트웨이의 기능에 대한 요구사항을 분석하고 홈게이트웨이용 스위칭 칩의 개발규격을 도출하였다. 그리고 새로운 네트워크 기반의 비즈니스 모델을 개발하고자 하는 통신사업자의 요구사항과 QoS나 IPv6등의 다양한 네트워크 요구사항을 등을 유연하게 수용할 수 있으며, 칩의 기능과 성능을 수정하 또는 추가할 수 있는 네트워크 프로세서 기반의 기가빗 스위치 칩을 개발하였다. 개발 칩은 패킷 프로세서로 Layer 4까지 의 패킷헤드를 처리하고, 2기가빗이더넷 + 6패스트이더넷 포트를 갖도록 설계하였으며, FPGA를 이용하여 스위칭 칩의 기본적인 전송기능과 성능, Flow별 패킷 분류 및 패킷 필터링, 스케쥴링 기능 등의 시험을 통하여 설계한 칩의 기능과 성능을 확인하였다.

• Journal of Advanced Navigation Technology
• /
• v.14 no.3
• /
• pp.328-335
• /
• 2010

In this paper, an efficient algorithm and area-efficient hardware architecture have been proposed for $2{\times}2$ MIMO-OFDM based WLAN baseband modem with two transmit and two receive antennas. To enhance the performance of the receiver, the efficient timing synchronization algorithm and symbol detector based on MML algorithm are presented. Also, by sharing the hardware block with multi-stage pipeline structure and using the complex multiplier based on polar-coordinate, the complexity of the proposed architecture is dramatically decreased. The proposed area-efficient hardware design was designed in hardware description language (HDL) and synthesized to gate-level circuits using 0.13um CMOS standard cell library. As a result, the complexity of the proposed modem receiver is reduced by 56% over the conventional architecture.