This paper presents a PLL(Phase Lock Loop) control method for speed control of high speed miniature BLDCM(Brushless DC Motor) using hall sensor. The Proposed PLL based speed control method uses a only phase shift between reference pulse signal according to speed reference and actual pulse signal from hall sensor. It doesn't use any speed calculation, and calculates a direct current reference from phase shift. The current reference is changed to reduce the phase shift between reference and actual pulse. So the actual speed can keep the reference speed. The proposed control scheme is very simple but effective speed control is possible.
Before introducing high speed train, train signal system was operated passively depending on a driver by signal lamp display. Now it is changing to onboard signaling system because of train speed increased(conventional track is 230km/h, high speed track is 380km/h), high speed. low speed freight train operation mixed, operation for high speed train in conventional track and dense operation. ie. ETCS(European Train Control System) Level 1 is introducing. Also, in case of high speed train, the train control system of France was introduced and has operated from 2004, now we have a difficulty for rising speed more than 300km/h because of commercial operation speed limited as 300km/h. Therefore, it need to establish the train control technique according to trackside surroundings and develope standard system like European ERTMS/ETCS, China CTCS(Chinese Train Control System), Japan D-ATC(Digital Automatic Train Control). In this paper, we derive the systematization method for Korea train technique by network-oriented, information-oriented, intelligence-oriented and combination-oriented corresponding train development direction. Proposed method has a merit to prevent cross by mixed operation with existing system and improvement after validity demonstration and system development and supply train system to meet user requirement in exporting.
넓은 동적 범위와 고속 샘플링률로 신호를 양자화하면서 실시간으로 광대역 DDC를 수행하는 일은 시간 소모가 크기때문에 주로 하드웨어인 FPGA나 ASIC에서 구현이 되어 왔다. 실시간 광대역 소프트웨어 DDC는 신호 환경이 바뀌어도 유연하게 대처할 수 있으며, 재사용이 가능하다. 또한, 하드웨어보다 가격이 저렴한 장점을 가지고 있다. 본 논문에서는 광대역 DDC를 소프트웨어 기반으로 고속의 병렬처리 구조로 설계하여, 실시간으로 저장 가능한 시스템 설계에 대해 연구하였다. 마지막으로 신호를 실시간으로 수신하기 위한 핑퐁버퍼링 기법과 고속신호처리를 위한 CUDA를 적용하여 신호처리 규격을 만족하는 광대역 DDC 설계 과정을 검증하였다.
본 논문은 외부 영향에 의하여 고속 정보시스템의 모듈사이에서 발생되는 전송잡음과 왜곡신호에 대한 신호 보전의 방법에 대하여 제안하였다. 고속 전송선로의 왜곡효과를 제거하기 위하여 전송선로 임피던스 정합에 의한 신호보전(signal integrity)은 고속 동작에 따른 전송선로효과 발생조건을 ADS로 모델링한 후 최적의 임피던스 정합을 단선 및 차동인터페이스 방식으로 구분하였다. 실험한 결과, 고속 정보통신시스템에 따르는 신호지연을 고려하여 최적의 단자 임피던스 값을 정합시켜 고속 신호의 최적 보전이 가능함을 보여 주었다.
In this paper, an integrator based method to estimate the effective wind speed in wind turbine systems is proposed. First, the aerodynamic torque was accurately estimated through a proportional gain based observer where the generator speed is the measured output of the system. The torque signal contains not only useful frequencies of the wind, but also high frequencies and the ones due to structural vibration. The useful information of the wind signal is low frequency. A spectral analysis permitted the determination of the useful frequencies. The high frequencies were then filtered before introducing the torque signal in the wind speed observer. The desired effective wind speed was extracted through an integrator based observer using the previously estimated aerodynamic torque. The strength of the method is to avoid numerical solutions used in literature of the wind speed estimation. The effectiveness of the proposed wind speed estimator and its use to control the generator speed has been tested under turbulent situations using the FAST software (Fatigue, Aerodynamics, Structures, and Turbulence), for large scale Megawatt turbine.
본 논문에서는 12.5 Gbps의 전송 속도를 갖는 고속 직렬 인터페이스 커넥터(high-speed serial interface connector)의 설계 및 분석 방법을 제안한다. 고속 직렬 인터페이스 커넥터는 다양한 매질로 구성되며, 내부 선로도 복잡한 구조를 가지고 있으므로, 선로의 불연속 부분의 각각을 임피던스 정합하기가 매우 어렵다. 따라서 커넥터의 각 부분을 단순화한 커넥터 라인(connector line)의 구조를 제안하였으며, 이 구조에서 R, L, C, G 파라미터를 추출하고 차동 모드 임피던스를 분석하며, TDT(Time Domain Transmissometry)와 TDR(Time Domain Reflectometry)을 이용하여 임피던스 불연속(impedance discontinuity)을 최소화 하는 방법을 제시한다. 본 논문은 단순화한 커넥터 라인에서 추출된 분석 방법 및 결과를 고속 직렬 인터페이스 커넥터에 적용하였다. 제안한 커넥터는 총 44개의 핀(pin)으로 구성되며, 본 논문에서는 4개의 핀의 폭과 간격을 변경하여 신호 전달 특성을 분석하였다. 분석결과, 접지 핀의 폭이 증가할수록 임피던스는 소폭으로 감소하고, 접지핀과 신호 핀 사이의 간격이 증가할수록 임피던스가 증가했다. 또한, 신호 핀의 폭을 증가시키면 임피던스가 감소하며, 신호 핀과 신호 핀 사이의 간격을 늘리면 임피던스가 증가하였다. 최초 커넥터 임피던스 특성은 $96{\sim}139{\Omega}$ 사이에서 변화되는 값을 나타내었으나, 제안된 커넥터 구조를 적용했을 때 임피던스 특성은 $92.6{\sim}107.5{\Omega}$ 사이의 값으로 나타나, 설계 목표 $100{\Omega}{\pm}10%$를 만족함을 보였다.
In this paper, we propose a complementary metal-oxide semiconductor (CMOS) binary image sensor with a gate/body-tied (GBT) p-channel metal-oxide-semiconductor field-effect transistor (PMOSFET)-type photodetector using a double-tail comparator for high-speed and low-power operations. The GBT photodetector is based on a PMOSFET tied with a floating gate (n+ polysilicon) and a body that amplifies the photocurrent generated by incident light. A double-tail comparator compares an input signal with a reference voltage and returns the output signal as either 0 or 1. The signal processing speed and power consumption of a double-tail comparator are superior over those of conventional comparator. Further, the use of a double-sampling circuit reduces the standard deviation of the output voltages. Therefore, the proposed CMOS binary image sensor using a double-tail comparator might have advantages, such as low power consumption and high signal processing speed. The proposed CMOS binary image sensor is designed and simulated using the standard 0.18 ㎛ CMOS process.
PCI Express는 고속 차동신호를 사용한 점대점(point-to-point) 프로토콜로 시스템 설계 시 Eye Diagram을 통한 신호의 손실(Loss)과 지터(Jitter) 분석이 필요하다. 특히 PCI Express Gen3 물리 신호는 8Gbps의 고속 직렬신호로 고속신호분석에 의한 시스템 설계가 반드시 요구된다. 본 논문은 PCI Express Gen3 서버 연결망 스위치카드 시스템 제작을 통하여 고속 직렬신호의 토폴로지 추출, 채널분석, 채널의 S-파라미터 추출 및 송수신 버퍼를 포함한 시스템의 신호분석 시뮬레이션을 다룬다. 채널의 손실을 보안하기 위해 수신단 Eye diagram 분석을 통하여 송신 버퍼의 이퀄라이저 파라미터를 조정하여 송신단 최적의 De-emphasis와 Preshoot 파라미터 값을 시뮬레이션을 통하여 찾고 있다.
KIEE International Transactions on Electrophysics and Applications
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제2C권5호
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pp.273-278
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2002
Even though the modulating signal frequency of the light is too high to detect directly, the signal can be extracted by frequency conversion at the same time as the detection by means of the non-linearity of the APD. An analysis is presented for super-high-speed optical demodulation by an APD with electronic mixing. A normalized gain is defined to evaluate the performance of the frequency conversion demodulation. The nonlinear effect of the internal capacitance was included in the small signal circuit analysis. We showed theoretically and experimentally that the normalized gain is dependent on the down converted difference frequency component. In the experiment, the down converted different frequency outputs became larger than the directly detected original signal for the applied local signal of 20㏈m.
The linear encoder used in the BLAC driving circuit consists usually analog type sensor, and need signal transform from analog sinusoidal to digital one for application in the PWM algorithm that is used to control motor current. When the motor is driven in low speed, it is required many operations and higher quality DSP to convert the hole sensor signal to digital one with enough resolution. In this paper, the another method to convert that signal with enough resolution without calculation of sine function is proposed. This is very simple and have high resolution even if the motor is driving in low speed. To verify the proposed method, BLAC motor is used, and it is proved that the motor is tracking well the reference step signal in the low speed as well as in the high one.
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[게시일 2004년 10월 1일]
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