• 전기전자학회논문지
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• 제21권4호
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• pp.368-374
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• 2017

본 연구에서는 220[V] 상용전원을 대체한 태양전지 모듈을 응용하고 등 기구는 할로겐 등이나 나트륨 등을 대체한 LED 조명을 이용한 저전력형 LED 보안등을 개발하였다. 또한 LED 구동제어기의 발열문제와 구동전류를 최소화할 수 있는 PWM형 구동제어회로를 설계하였다. 개발된 시스템에서, 광 효율에 대한 측정값은 93.6 [lm/Ｗ] 이고, LED 램프의 발열 제어를 위하여 제어기 내부에 고 정밀 온도센서(TC1047A)를 사용하였다. LED 조명등에서 발생하는 고열을 제거하기 위하여 금속 삽입형 방열 장치를 통하여 대기 속으로 신속하게 다중분산 시키도록 설계하였다. LED 조명등의 발열제어 온도 범위는 $50{\sim}55[^{\circ}C]$였다. LED 보안등의 광속 및 점등 속도는 0.5[sec] 이고 LED 램프의 빔 확산 각도는 높이 6[m]를 기준으로 하는 배광곡선에 의해 약 $110[^{\circ}]$의 빔 각도를 얻었다.

• 재활복지공학회논문지
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• 제10권3호
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• pp.237-242
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• 2016

slip-ring 기술을 가진 spiral CT의 주요 장점으로는 X-ray 튜브의 연속적인 회전에 의해 환자에 대한 정보의 손실 없이 데이터를 연속적으로 획득할 수 있다는 것이다. 또한, X-선량의 인체 흡수의 감소를 위해서, 고시그널 저노이즈 및 빠른 데이터 획득 시간을 갖는 시스템이 요구되어 진다. 본 연구에서, CT 적용을 위해 다채널 포토센서 및 데이터 획득 시스템이 개발되어 졌다. 포토센서의 모듈은 16채널 CdWO4 크리스탈 및 실리콘 베이스의 포토다이오드가 사용되었다. 또한, 포토센서로 부터의 입력 신호에 대한 전기적인 증폭을 위해, 트랜스 임피던스 스위치 인테그레이터가 사용되었다. 스위치 인테그레이터는 CT 적용에 대해 적합한 시그널 밴드와 노이즈 퍼포먼스를 갖고 있다. 데이터 획득과 20 bit ADC 의 컨트롤은 FPGA를 이용하였고, 코딩은 VHDL을 사용하였다. CdWO4 기반의 실리콘 포토센서와 고SNR 및 좁은 시그널 밴드를 가진 증폭단 및 FPGA기반의 디지털 하드웨어는 CT적용 이외에 하드웨어 변경 없이 다른 분야에서도 이용 가능하다.

• 한국산학기술학회논문지
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• 제13권12호
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• pp.5647-5654
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• 2012

본 논문에서는 기존에 주로 연료전지나 배터리 분석용으로 사용되었던 EIS 장비를 그 적용 범위를 넓혀 차세대 축전지인 EDLC 슈퍼커패시터까지도 분석할 수 있도록 개발하였다. 시스템은 다양한 패턴을 발생시킬 수 있는 신호 발생기, 정전위기, 수집된 신호처리를 위한 고속 디지털 필터 및 측정 프로그램으로 구성되었다. 개발된 시스템은 연구실 레벨에 그치지 않고 휴대용이면서 양산용에도 적합한 전기화학 분석 장치이다. 시스템의 특징으로는 0.01에서 20kHz까지 신호 출력이 가능하며, 동시에 수집된 전류신호는 푸리에변환을 이용하여 빠르게 분석할 수 있다. 장치를 이용하여 분석한 EDLC의 특성인 복소 저항 임피던스와, 등가이론을 적용한 등가회로 임피던스 데이터를 비교한 결과, 비슷한 결과를 확인 할 수 있었다. 이 시스템을 사용하면, 슈퍼커패시터의 생산 과정에서 시간에 따라 변하는 전기화학적 임피던스 변화를 빠른시간에 측정 할 수 있을 것으로 예상된다.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.97-103
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• 2014

다양한 무연솔더합금 가운데 Sn-58Bi solder는 저융점이며 상대적으로 높은 인장강도를 갖고 있지만 취성적이라는 단점을 갖고 있다. 이러한 Sn-58Bi 솔더의 기계적 강도를 보완하기 위해 epoxy를 함유한 Sn-58Bi 솔더가 연구되어져왔다. 본 연구는 Sn-58Bi 솔더와 Sn-58Bi 에폭시 복합솔더를 이용하여 PCB 기판에 접합한 후, 시효처리에 따른 솔더/기판 계면 미세구조와 기계적 특성변화를 연구하였다. OSP 표면처리된 PCB 기판에 솔더볼을 형성 한 후 85, 95, 105, $115^{\circ}C$에서 100~1000 시간동안 시효처리하였으며, 기계적 특성평가로 저속전단시험을 진행하였다. 시효 처리 시간 및 온도의 증가에 따라 Cu6Sn5 금속간화합물층은 성장하였으며 Sn-58Bi 솔더 금속간화합물층이 Sn-58Bi 에폭시 복합솔더보다 두꺼웠다. 전단시험 결과, Sn-58Bi 에폭시 복합솔더가 Sn-58Bi 솔더보다 약 2배 높은 전단강도 값을 나타냈으며 시효시간이 증가할수록 전단강도 값은 감소하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.11-20
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• 1999

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자가 되고 있다. 또한 CPU와 메모리 및 입출력회로가 하나의 반도체에 집적되는 실장 제어용 마이크로 프로세서의 가격을 낮추기 위해서 메모리 크기를 줄이는 것이 중요하다. 본 논문에서는 코드 밀도가 높은 32 비트 마이크로 프로세서 구조로 가칭 확장 명령어 세트 컴퓨터(Extendable Instruction Set Computer: EISC)를 제안한다. 32 비트 EISC는 16개의 범용 레지스타를 가지며, 16 비트 고정 길이 명령어, 짧은 오프셋 인덱스 어드래싱과 짧은 상수 오퍼랜드 명령어를 가지며, 확장 레지스타와 확장 프래그를 사용하여 오프셋 및 상수 오퍼랜드를 확장할 수 있다. 32비트 EISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확이하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. 제안한 EISC의 코드 밀도는 기존 RISC의 140-220%, 기존 CISC의 120-140%로 현격하게 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.

• 대한전자공학회논문지SP
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• 제42권2호
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• pp.27-36
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• 2005

년 논문에서는 MPEG과 JPEG, H.26X 계열 등의 DCT-기반 영상/비디오 컨텐츠에 효과적인 암호화 방법을 제안하였고, 이를 최적화된 하드웨어로 구현하여 고속동작이 가능하도록 하였다. 영상/비디오의 압축, 복원 및 암호화로 인한 많은 연산량을 고려하여 영상의 중요한 정보(DC 및 DPCM계수)만을 암호화 대상 데이터로 선정하여 부분 암호화를 수행하였다. 그 결과 암호화에 소요되는 비용은 원 영상 전체를 암호화하는 비용이 감소하였다. 여기서 Nf는 GOP내의 프레임수이고 PI는 B와 P 프레임에 존재하는 인트라 매크로블록의 수이다. 암호화 알고리즘으로는 다중모드 AES, DES, 그리고 SEED를 선택적으로 사용할 수 있도록 하였다. 제안한 암호화 방법은 C++로 구현한 소프트웨어와 TM-5를 사용하여 약 1,000개의 영상을 대상으로 실험하였다 그 결과 부분 암호화된 영상으로부터 원 영상을 추측할 수 없어 암호화 효과가 충분함을 확인하였으며, 이 때 암호화에 의한 압축률 감소율은 $1.6\%$에 불과하였다. Verilog-HDL로 구현한 하드웨어 암호화 시스템은 하이닉스 $0.25{\mu}m$ CMOS 팬텀-셀 라이브러리를 사용하여 SynopsysTM의 디자인 컴파일러로 합성함으로써 게이트-수준 회로를 구하였다. 타이밍 시뮬레이션은 CadenceTM의 Verilog-XL을 이용해서 수행한 결과 100MHz 이상의 동자 주파수에서 안정적으로 동작함을 확인하였다. 따라서 제안된 암호화 방법 및 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있으리라 기대된다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.