• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.8-10
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• 2019

In this paper, a bidirectional three-phase push pull converter is analyzed for the high power, wide voltage range applications. From comparison analysis of two switching methods: PWM plus phase-shift (PPS) and dual-asymmetric PWM (DAPWM) with the effect of dead-time, the proposed hybrid control is aimed to reduce the circulating current under wide voltage range operation. Value of leakage inductance effect to the peak current value, current stress and conduction loss in facing the load variation. Trade-off between power range and slew rate of transformer current was analyzed for properly selecting value of the transformer leakage inductance. Experimental results from a 22-kW prototype are provided to validate the proposed concept.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.I
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• pp.657-658
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• 2005

We designed 10bit source driver LSI, then the high color depth and the low power consumption are realized thru it. It is adopted mini-LVDS receiver with high speed data transmission and good data recovery performance, Hybrid type DAC to reduce decoder size and OP-AMP with low power consumption and high slew rate. In addition we show our results of the 10-bit gray scale TFT-LCD source driver for 42inch diagonal size and WXGA resolution TFT-LCD TV applications.

• 전기학회논문지
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• 제67권4호
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• pp.538-542
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• 2018

In order to generate a clock source with low cost and high performance in system on chip(SoC), a relaxation oscillator with stable output characteristics according to PVT(process, voltage and temperature) fluctuation require a low area and a low power. In this paper, we propose a solution to reduce the current loss caused by parasitic components in the conventional relaxation oscillator. Since the slew rate of the bias current and the capacitor are adjusted to be the same through the proposed solution, a relaxation oscillator with low area characteristics is designed for the same clock source frequency implementation. The proposed circuit is designed using the TSMC CMOS 0.18um process. The Simulation results show that the relaxation oscillator using the proposed solution can prevent the current loss of about $279{\mu}A$ and reduce the total chip area by 20.8% compared with the conventional oscillator in the clock source frequency of 96 MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.341-342
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• 2007

The IRFPA (InfraRed Focal Plane Array) ROIC (ReadOut Integrated Circuit) was designed in folded-cascode Op-Amp using $0.35{\mu}m$ CMOS technology. As the folded-cascode has high open-loop voltage gain and fast settling time, that used in many analog circuit designs. In this paper, folded-cascode Op-Amp for ROIC of the $32{\times}32$ IRFPA has been designed. HSPICE simulation results are unit gain bandwidth of 13.0MHz, 90.6 dB open loop gain, 8 V/${\mu}m$ slew rate, 600 ns settling time and $66^{\circ}$ phase margin.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.118-125
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• 2006

휴대용 전자제품의 증가에 따라 배터리의 사용 시간을 증가시키기 위한 파워 메니지먼트 회로의 설계는 매우 중요해지고 있다. 이에 따라 전원공급 시스템, 특히 파워 효율이 높은 스위칭 방식의 DC-DC 변환기의 필요성은 더욱 커지고 있다. 본 논문에서 제안된 새로운 에러 앰프는 고속으로 동작하는 DC-DC 컨버터를 위해 고성능의 구조를 구현하고 있다. 본 앰프는 높은 전력변환 효율을 위해 낮은 대기 전류를 갖지만, 큰 입력신호 구간에서는 충분한 전류를 공급할 수 있도록 설계되었다. 두 개의 비교기가 구현되어 큰 신호의 변화를 감지해서 여분의 전류 공급기를 턴-온 시켜서 필요한 전류를 공급해준다. 피드백 동작하는 DC-DC 컨버터의 특성상 다양한 동작 환경에서 시스템의 안정성을 보장하기 위해서는 여분의 전류의 양이 잘 조절되어야 한다. 시뮬레이션 결과는 시간 천이 반응에서 새로운 앰프가 기존의 앰프보다 뛰어난 성능향상을 얻을 수 있음을 보여준다.

• 대한의용생체공학회:의공학회지
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• 제25권2호
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• pp.137-144
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• 2004

심전도 신호에는 근 잡음과 전원잡음 둥의 잡음이 섞이는 경우가 많다. 이러한 잡음들은 심전도 신호의 주요 주파수 성분에 비하여 상대적으로 고주파 성분이지만 전체적으로 보면 주파수 스펙트럼이 중첩된다. 본 논문에서는 연속적으로 변하는 차단주파수를 가지는 시변 저역통과 디지털필터를 이용하여 원신호의 왜곡을 최소화하면서 잡음을 제거하는 신호처리 방법에 대하여 기술한다 이 필터는 차단주파수 제어기와 가변차단주파수 저역통과필터로 구성된다. 차단주파수 제어기는 잡음이 포함된 심전도 신호로부터 신호의 기울기를 이용하여 차단주파수 제어 신호를 생성한다. 가변차단주파수 저역통과필터의 구현을 위해서 본 논문에서는 컨벡스 조합 필터와 계수보간 필터로 불리는 새로운 두 가지 필터 설계방법을 제안하였으며, 이 두 가지 방법을 이용함으로써 저역통과필터의 차단주파수를 임의의 제한된 구간에서 연속적으로 변화시키는 것이 가능하였다. 고주파 잡음이 첨가된 심전도 신호에서 가변차단주파수 저역통과필터의 잡음 제거 능력이 우수함을 보였으며, 본 논문에서 제안된 가변차단주파수 저역퉁과필터는 심전도 신호의 전처리에 유용하게 사용되어질 것으로 판단된다. 특히, 제어된 환경이 아닌 일상생활 환경에서 심전도를 측정하는 재택건강관리 시스템에서 신호의 품질을 개선하는 데에 효과가 있을 것으로 기대한다.

• 한국산학기술학회논문지
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• 제16권9호
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• pp.6247-6253
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• 2015

본 논문은 병렬 오차 증폭기 구조를 적용하여 과도응답특성 개선한 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 고 이득, 좁은 주파수 대역의 오차증폭기 (E/A1)와, 저 이득, 넓은 주파수 대역의 오차증폭기 (E/A2)로 이루어지며, 두 오차증폭기를 병렬 구조로 설계해서 과도응답특성을 개선한다. 또한 슬루율을 높여주는 회로를 추가하여 회로의 과도응답특성을 개선하였다. 극점 불할 기법을 사용하여 외부 보상 커패시터를 온 칩 화하여 IC 칩 면적을 줄여 휴대기기 응용에 있어서도 적합하게 설계 하였다. 제안된 LDO 레귤레이터는 매그나칩/하이닉스 $0.18{\mu}m$ CMOS 공정을 사용하여 회로설계 하였고 칩은 $500{\mu}m{\times}150{\mu}m$ 크기로 레이아웃을 실시하였다. 모의실험을 한 결과, 2.7 V ~ 3.3 V의 입력 전압을 받아서 2.5 V의 전압을 출력하고 최대 100 mA의 부하 전류를 출력한다. 레귤레이션 특성은 100 mA ~ 0 mA에서 26.1 mV의 전압변동과 510 ns의 정착시간을 확인하였으며, 0 mA에서 100 mA의 부하 변동 시 42.8 mV의 전압 변동과 408 ns의 정착 시간을 확인하였다.