• Journal of the Korean Vacuum Society
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• v.15 no.6
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• pp.630-636
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• 2006

Scale down of semiconductor gate pattern will make progress centrally line width into transistor according to the high integration and high density of flash memory semiconductor. Recently, the many researchers are in the process of developing research for using the ONO(oxide-nitride-oxide) technology for the gate pattern give body to line breadth of less 100 nm. Therefore, etch rate and etch profile of the line width detail of less 100 nm affect important factor in a semiconductor process. In case of increasing of the platen power up to 50 W at the ICP etcher, etch rate and PR selectivity showed good result when the platen power of ICP etcher has 100 W. Also, in case of changing of HBr gas flux at the platen power of 100 W, etch rate was decreasing and PR selectivity is increasing. We founded terms that have etch rate 320 nm/min, PR selectivity 3.5:1 and etch slope have vertical in the case of giving the platen power 100 W and HBr gas 35 sccm at the ICP etcher. Also notch was not formed.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.62-62
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• 2003

고밀도 유도결합 플라즈마(high density inductively coupled plasma) 식각은 GaAs 이종접합 양극성 트랜지스터(HBTs)와 고속전자 이동도 트랜지스터(HEMTs)와 같은 GaAs 기반 반도체의 정교한 패턴을 형성하는데 더욱 많이 이용되고 있다 본 연구는 고밀도 플라즈마 소스(source)인 평판형(planar) 고밀도 유도결합 플라즈마 식각장치를 이용하여 $BCl_3$ 와 $BCl_3/Ar$ 가스에 따른 GaAs 식각결과를 비교 분석하였다. 공정변수는 ICP 소스 파워를 0-500W, RIE 척(chuck) 파워를 0-150W, 공정압력을 0-15 mTorr 이었다. 그리고 가스 유량은 20sccm(standard cubic centimeter per minute)으로 고정시킨 상태에서 Ar 첨가 비율에 따른 GaAs의 식각결과를 관찰하였다. 공정 결과는 식각률(etch rate), GaAs 대 PR의 선택도(selectivity), 표면 거칠기(roughness)와 식각후 표면에 남아 있는 잔류 가스등을 분석하였다. 20 $BCl_3$ 플라즈마를 이용한 GaAs 식각률 보다 Ar이 첨가된 (20-x) $BC1_3/x Ar$ 플라즈마의 식각률이 더 우수하다는 것을 알 수 있었다. 식각률 증가는 Ar 가스의 첨가로 인한 GaAs 반도체와 Ar 플라즈마의 충돌로 나타난 결과로 예측된다. $BCl_3$ 와 $BC1_3/Ar$ 플라즈마에 노출된 GaAs 반도체 모두 표면이 평탄하였고 수직 측벽도 또한 우수하였다. 그리고 표면에 잔류하는 성분은 Ga와 As 이외에 $Cl_2$ 계열의 불순물이 거의 발견되지 않아 매우 깨끗함을 확인하였다. 이번 발표에서는 $BCl_3$ 와 $BCl_3/Ar$ 플라즈마를 이용한 GaAs의 건식식각 비교에 대해 상세하게 보고 할 것이다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.5
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• pp.21-28
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• 1999

A new method of making high speed self-aligned ESD (Elevated Source/Drain) MOSFET is proposed. Different from the conventional LDD (Lightly-Doped Drain) structure, the proposed ESD structure needs only one ion implantation step for the source/drain junctions, and makes it possible to modify the depth of the recessed channel by use of dry etching process. This structure alleviates hot-carrier stress by use of removable nitride sidewall spacers. Furthermore, the inverted sidewall spacers are used as a self-aligning mask to solve the self-align problem. Simulation results show that the impact ionization rate ($I_{SUB}/I_{D}$) is reduced and DIBL (Drain Induced Barrier Lowering) characteristics are improved by proper design of the structure parameters such as channel depth and sidewall spacer width. In addition, the use of removable nitride sidewall spacers also enhances hot-carrier characteristics by reducing the peak lateral electric field in the channel.