• 전자공학회논문지B
• /
• 제32B권5호
• /
• pp.683-692
• /
• 1995

Many kinds of large scale multiprocessing and parallel-processing systems have recently been developed. The contention on the shared data caused by multiple processors may degrade system performance. So, processor synchronization has become one of the important issues in these systems. To solve the synchornization issues, a lot of software and hardware schemes based on spin lock have been proposed. Although software schemes are easy to implement, hardware schemes are preferred in many systems to gain optimized performance. This paper proposes an efficient processor synchronization scheme, called QCX,and describes its design considerations, hardware, algorithm, protocol. Also, in this paper, the performance of QCX has been evaluated with QOLB[5] and LBP[7] using a simulation. The simulation, with varying the number of processor and the contention on shared variables, measured the average execution times of a workload. The simulation results show that the performances of QCX is best when practicability is considered. QCX is more efficient than QOLB and LBP in two aspects. First, the hardware of QCX is more simple and cost-effective because the cache structure need not be changed. Secondly, QCX is more general because it uses a generic atomic instruction.

• 한국컴퓨터그래픽스학회논문지
• /
• 제16권4호
• /
• pp.11-16
• /
• 2010

본 논문에서는 그래픽스 하드웨어를 이용한 스윕 곡면의 효율적인 렌더링 알고리즘을 제안한다. 스윕 곡면은 스플라인 모션을 따라 움직이는 단면 곡선으로 표현된다. 이러한 표현은 행렬과 벡터의 곱으로 계산되며, 이는 프로그래밍이 가능한 그래픽스 하드웨어에 쉽게 적용될 수 있다. 스플라인 모션과 단면 곡선의 정보는 텍스쳐 메모리에 저장된다. 그래픽스 하드웨어의 정점 프로세서는 두 개의 곡면 매개변수를 2차원 정점으로 입력받아 한 번의 행렬 곱셈으로 스윕 곡면의 정점 좌표와 법선 벡터를 계산한다. 제안한 GPU 기반 스윕 곡면의 렌더링은 CPU 기반 렌더링에 비해 10배에서 40배 정도의 속도 향상을 보였다.

• 대한전자공학회논문지SD
• /
• 제49권7호
• /
• pp.30-38
• /
• 2012

본 논문은 mmWave OFDM-기반 WPAN 시스템을 위한 패킷 검출과 주파수 옵셋 추정 및 보정 구조를 제안하고 성능 분석 결과를 보여준다. 패킷 검출 블록은 반복된 훈련 심볼의 자기상관 관계를 이용하고 상관된 값이 일정 문턱 값을 넘을 때 패킷 시작점을 검출하는데 사용된다. 적용한 자기상관 알고리즘 구조는 기존의 패킷검출에 사용한 알고리즘에 비해 간단하게 하드웨어를 구현 할 수 있다. 주파수 옵셋 추정 구조는 기존구조와는 다른 위상 천이 처리 블록, 하드웨어 사이즈를 줄여주는 내부비트 줄임 블록 및 look-up table의 사이즈를 줄인 주파수 옵셋 조정 블록을 설계하였다. 추정된 주파수 옵셋 값은 설계한 보정 블록을 통해 수신 신호를 보정함으로써 주파수 옵셋에 대한 영향을 줄일 수 있다. 설계 검증툴을 이용한 성능 분석 결과 제안된 구조는 하드웨어 구현복잡도가 감소함을 보여 주었고 기존구조에 비하여 게이트수가 감소함을 보였다. 따라서 제안된 구조는 OFDM-기반 WPAN 시스템의 초기 동기화 과정에 적용 될 수 있고 고속 저전력 WPAN칩에 사용 될 수 있다.

• 한국항행학회논문지
• /
• 제19권1호
• /
• pp.48-52
• /
• 2015

본 논문에서는 2011년에 제안된 암호와 복호가 동일한 블록 암호 SSB에 대한 차분 오류 공격을 제안한다. 이 알고리즘은 국제표준 블록암호를 기반으로 설계된 블록 암호로써 하드웨어 구현에서 장점을 갖게 설계되었다. 차분 오류 공격은 부채널 공격 기법 중 하나로 오류 주입 공격과 차분 공격을 결합한 것이다. SSB는 하드웨어 환경에 적합한 알고리즘이므로 차분 오류 공격에 대해 안전성을 가져야 한다. 그러나 본 논문에서 제안하는 차분 오류 공격을 이용하면, 1 개의 랜덤 바이트 오류를 주입과 $2^8$의 전수조사를 통해 SSB의 128 비트 비밀키를 복구할 수 있다. 이 결과는 암호와 복호가 동일한 블록 암호 SSB의 안전성을 분석한 첫 번째 결과이다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
• /
• pp.367-370
• /
• 2002

In this paper, we propose a new node architecture LonWorh control Network for home network system environmint using power line communications. Using conventional Lon Work technology is a many disputable points for home network. LonWork network system needs high-cost development equipment. Moreover, conventional Lon Work system can not implement high-grade algorithms and variety application operation. because of the limitation of processing ability in Neuron chip. For that reason, the proposed structure is applicable to low-cost and more complex applications which are impossible in home network using conventional Lonworks structure. The proposed structure is implemented with some hardware and かone software for power line home network. The physical layer and the MAC layer of the LonTalk protocol within ton Work are implemented in hardware, which decreases the development costs communication processor. The upper of link layer of the LonTalk protocol is implemented with software, which decreases the development costs of software and increases the flexibility of tile system and increases the extension of the system. We verified the commercial feasibility of the proposed system through the power line tests with the existing LonWorks network in home network. As a result, it is concluded that the proposed architecture provides increasing flexibility and decreasing cost of the system.

• 한국전자통신학회논문지
• /
• 제12권5호
• /
• pp.865-872
• /
• 2017

최근 사물인터넷시대를 맞이하여 센서와 컨트롤 기술, 모바일 어플리케이션, 네트워크 트래픽, 빅 데이터의 관리와 분석, 클라우드 컴퓨팅의 성장에 따라 새롭게 급성장하고 있는 스마트 홈 분야를 중심으로 하드웨어 장치에 대한 요구가 갈수록 높아지고 있다. 하드웨어 시스템의 지속 가능한 발전을 유지하기 위해서는 시스템의 업데이트를 필요 하고, 또한 하드웨어장치는 데이터 수집할 뿐만 아니라 복잡한 데이터(음성, 이미지 등)의 실시간 처리 시에 절대적으로 필요하기 때문이다. 본 논문에서는 각기 다른 운영체제하에 있는 하드웨어의 동시 제어 및 통신방식을 해결하고자 브리지방식으로 두 가지 운영체제내의 하드웨어 장치를 일체식 구조로 합치면서 제어 및 통신방식이 간단하게 되는 방법을 제시한다. 이를 위하여 제안된 일체형 하드웨어와 클라우드 서버 연결되는 클라우드 제어 시스템에 대한 성능평가 수행결과와 앞으로 사물인터넷 스마트 홈 분야에서 연구되어야 할 주요 방향에 대하여 기술하였다.

• 방송공학회논문지
• /
• 제16권1호
• /
• pp.54-63
• /
• 2011

본 논문에서는 고속으로 홀로그램을 생성하기 위해 새로운 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 수식을 제안하고, 셀 기반의 VLSI(very large scale integrated circuit) 구조를 제안하였다. 기본 CGH 수식에서 가로 또는 세로 방향의 연산 규칙을 찾아낸 후 가로 또는 세로 방향의 홀로그램 화소를 병렬적으로 구할 수 있는 수식을 유도하였다. 제안한 수식을 바탕으로 초기 파라미터 연산기(initial parameter calculator)와 업데이트-위상 연산기(update-phase calculator)로 구성된 CGH 셀의 구조를 제안하고 하드웨어로 구현하였다. 수식의 변형을 통해서 하드웨어를 간략화 시킬 수 있었고, CGH의 확장을 통해 가로 방향으로 병렬화시킬 수 있는 하드웨어 구조도 보였다. 실험에서는 하드웨어에 사용된 자원을 분석하였다. CGH 커널과 프로세서의 구조는 이전 연구에서 사용된 플랫폼을 그대로 사용하였다.

• 전자공학회논문지CI
• /
• 제43권3호
• /
• pp.76-81
• /
• 2006

최근 멀티미디어 통신 시스템에서 유한체는 암호화 알고리즘에 적용되어지고 있으며. 특히 타원곡선 알고리즘 및 리드 솔로몬 등의 에러정정 코드는 유한체 상에서 정의 되어진다. 또한 많은 응용분야에서 유한체 연산의 실시간 처리를 요하므로 유한체 연산을 위한 전용 하드웨어 설계가 필요하게 되었고 이에 대한 많은 연구가 수행되어지고 있다. 본 논문에서는 합성체(Composite Field)를 이용하여 GF($2^8$)의 유한체의 역원을 계산할 수 있는 알고리즘을 제시하고 이를 하드웨어로 구현하여 현재 사용되어 있는 'Itoh and Tsujii' 하드웨어 구조와 면적 및 계산 속도의 성능을 비교 하였다. 또한 AES의 SubBytes 블록에 이를 삽입하여 FPGA 에뮬레이터 보드 상에서 구현하여 성능평가를 통하여 제시된 알고리즘의 우수성을 확인하였다.

• 대한의용생체공학회:의공학회지
• /
• 제28권3호
• /
• pp.423-428
• /
• 2007

Programmable FIR filters are used in various signal processing tasks in medical ultrasound imaging, which are one of the major factors increasing hardware complexity. A widely used method to reduce the hardware complexity of a programmable FIR filter is to encode the filter coefficients in the canonic signed digit (CSD) format to minimize the number of nonzero digits (NZD) so that the multipliers for each filter coefficients can be replaced with fixed shifters and programmable multiplexers (PM). In this paper, a new structure for programmable FIR filters with a improved frequency response and a reduced hardware complexity compared to the conventional shift-and-add architecture using PM is proposed for implementing a very small portable ultrasound scanner. The CSD codes are optimized such that there exists at least one common nonzero digit between neighboring coefficients. Such common digits are then implemented with the same shifters. For comparison, synthesisable VHDL models for programmable FIR filters are developed based on the proposed and the conventional architectures. When these filters have the same hardware complexity, pass-band ana stop-band ripples of the proposed filter are lower than those of the conventional filter by about $0.01{\sim}0.19dB$ and by about $5{\sim}10dB$, respectively. For the same filter performance, the hardware complexity of the proposed architecture is reduced by more than 20% compare to the conventional SaA architecture.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.90-97
• /
• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.