• 정보보호학회논문지
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• 제25권4호
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• pp.873-880
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• 2015

하드웨어 기반 커널 무결성 감시 시스템들은 감시 대상으로부터 물리적으로 완전히 분리된 공간에서 수행되기 때문에 감시 시스템 자체의 안전성을 보장받는다는 장점을 가진다. 반면, 이들 감시 시스템들은 물리 메모리 주소를 기반으로 동작하기 때문에 가상-물리 메모리 주소 변환을 조작하는 공격으로부터 취약하다는 단점도 지닌다. 본 논문은 이러한 단점을 보완하기 위해 주소 변환 조작 공격에 대한 커널 스케줄러 기반의 탐지 기법을 제시한다. 제시된 탐지 기법은 커널 스케줄러가 모든 프로세스의 문맥 교환 시마다 수행된다는 점을 이용하여 프로세스 스케줄 시에 공격 여부를 검증한다. 탐지 시스템은 안드로이드 에뮬레이터와 TizenTV에서 구현되었으며, 실험을 통해 최대 10% 정도의 성능저하만 발생시키면서, 루트킷이 수행하는 주소 변환 공격을 정확히 탐지한다는 것을 확인하였다.

• 정보보호학회논문지
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• 제31권4호
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• pp.637-659
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• 2021

2009년 비트코인 블록체인이 처음 생성된 이후 암호화폐 사용자는 꾸준히 증가하고 있다. 하지만 이러한 사용자들의 암호화폐 지갑에 보관된 자산을 노리는 해킹 공격도 증가하고 있다. 따라서 우리는 시중에 나와 있는 암호화폐 지갑들이 안전하게 만들어졌는지를 점검하기 위해 각 지갑에 내재된 위험성을 평가한다. 우리는 위협 모델링을 통해 암호화폐 지갑에 내재된 위협을 식별하고 보안 요구사항을 도출한다. 그리고 도출된 보안 요구사항을 바탕으로 실제 지갑들의 보안성을 분석하고 공격트리와 베이즈 네트워크 등을 활용하여 각 지갑의 위험성을 정량적으로 측정한다. 위험성 평가 결과, 하드웨어 지갑보다 소프트웨어 지갑의 평균적인 위험성이 1.22배 높은 것으로 나타났다. 그리고 하드웨어 지갑 간 비교에서는 secure element를 내장한 Ledger Nano S 지갑보다 범용 MCU를 내장한 Trezor One 지갑의 위험성이 1.11배 높은 것으로 나타났다. 하지만 secure element를 사용하는 것은 암호화폐 지갑의 위험성을 낮추는 데에는 상대적으로 효과가 낮은 것으로 나타났다.

• 융합보안논문지
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• 제23권5호
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• pp.143-150
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• 2023

하드웨어를 이용한 보안 프로토콜 구현 및 사용에 있어 물리적 복제 불가능 회로 연구가 증가하고 있다. 물리적 복제 불가능 회로는 집적 회로 및 보안 시스템의 인증, 복제 방지. 중요 정보 저장 등의 기능 수행이 가능하다. 물리적 복제 불가능 회로의 구현을 통해 기밀성, 무결성, 가용성 보안 기능 중 많은 보안 기능의 적용이 가능한 솔루션이다. 따라서, 물리적 복제 불가능 회로는 안전한 반도체 집적 회로 및 보안 시스템 구현에 중요한 기반 기술로 주목받고 있다. 하지만, 물리적 복제 불가능회로가 보안 기능을 갖기 위해서는 예측 불가능성, 특이성, 견고성 특성을 가져야 한다, 이 연구에서는 물리적 복제 불가능 회로의 특성 방법에 관하여 자세히 설명하고 소개한다. 이 연구 결과를 적용하여 구현한 물리적 복제 불가능 회로의 정량적 특성 평가가 가능하고 보안 시스템의 적용 가능성을 평가할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 정보보호학회논문지
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• 제12권5호
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• pp.95-105
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• 2002

본 논문에서는 공개키 암호 시스템에서 인증, 키 교환 및 전자 서명을 위해 사용되는 RSA 공개키 암호 알고리즘의 효율적인 하드웨어 구현 방법에 대해 기술하였다. RSA 공개키 알고리즘은 모듈러 멱승 연산에 의해 계산되어지며, 모듈러 멱승 연산은 반복적인 모듈러 곱셈 연산을 필요로 한다. 모듈러 곱셈 구현을 위한 많은 알고리즘 중, 하드웨어 구현의 효율성 때문에 Montgomery 알고리즘이 많이 사용되어지고 있다. 지금까지 몽고메리 알고리즘을 이용하여 고성능의 RSA 암호회로를 설계하는 연구는 많이 수행되어 왔으나, 대부분의 연구가 시스템의 고성능을 위한 연산 시간의 감소에 중점을 두고있다. 하드웨어 구현에 제한이 있는 시스템에서 하드웨어 설계 시 가장 고려해야 할 사항은 시스템의 성능과 면적을 고려한 설계이다. 이러한 이유로, 본 논문에서는 기존의 Montgomery 알고리즘을 저면적 회로에 적합한 구조로 개선하였으며, 개선된 알고리즘을 이용하여 ETRI에서 개발한 스마트 카드용 에뮬레이팅 시스템인 IESA 시스템에 적용하여 검증하였다.

• 한국산업융합학회 논문집
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• 제23권1호
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• pp.41-48
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• 2020

Currently, the industry uses MODBUS communication method using RS485 as a communication method used when constructing distributed equipment and networks. However, this method has a rather good transmission and reception distance, but has a disadvantage of being a half-duplex communication method. Therefore, there is a great need for a full-duplex communication method that can simultaneously transmit and receive two-wire communications. Therefore, in this paper, we propose a new communication hardware equipment that can implement full-duplex communication method by communication signal level to overcome the disadvantage of communication speed. The proposed communication hardware is a structure that can transmit and receive at the same time on the same communication line in two equipments communicating in a two-wire system. The characteristic of this communication hardware is that the transmitter generates two-level signal for data transmission, but the receiver generates three-level electric signal according to the status of the transmission data generated by the receiver. The data transmission signal information of the receiver is present at the same time. Therefore, the receiving side can analyze the received signal based on the information on the current transmission signal and can analyze the signal only in the two communicating devices, so it can be seen that the communication security is very excellent.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.578-580
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• 2017

IoT 기술의 발전으로 IoT 기기들 사이의 통신에 보안이 중요해지고 있으며, 다양한 보안 알고리즘을 사용하고 있다. 많은 대칭 키 알고리즘 중에 AES (Advanced Encryption Standard) 알고리즘은 높은 보안성으로 지금까지 사용하고 있다. 본 논문에서는 효율적인 AES 알고리즘의 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 암호화 모듈과 키 생성 모듈에 4단 파이프라인 구조를 적용하여, 높은 처리량과 낮은 지연시간을 가진다. 총 512비트의 일반 텍스트를 46 사이클에 처리가 가능하다. 제안하는 하드웨어 디자인은 65nm 공정에서 1.18GHz의 최대 주파수와 13Gbps의 처리량을 가지며, 180nm 공정에서 800MHz의 최대 주파수와 8.9Gbps의 처리량을 가진다.

• 정보보호학회논문지
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• 제18권4호
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• pp.187-194
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• 2008

본 논문은 문자열 기반 패스워드 인증에서 키보드 감시 문제를 유발하는 하드웨어 취약점에 대한 효과적인 대응방안을 제안한다. 악의적인 공격자가 해당 취약점을 이용하면 기존의 보안 소프트웨어가 실행되고 있는 상황에서도 키보드로부터 입력되는 사용자의 모든 문자열을 탈취할 수 있었으나 본 논문에서 제시하는 방안을 활용하면 공격자가 키보드 감시에 성공한다 하더라도 사용자의 입력 문자열을 온전히 탈취할 수 없다. 따라서 제안한 방안을 구현하여 적용하면 보다 안전한 인터넷 기반 금융거래가 가능해질 것으로 사료된다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• International Journal of Computer Science & Network Security
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• 제24권3호
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• pp.182-188
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• 2024

Hardware components are an integral part of Hardware Define Radio (HDR) for seamless operations and optimal performance. On the other hand, Software Define Radio (SDR) is a program that does not rely on any hardware components for its performance. Both of the latter radio programmers utilize modulation functions to make their core components from signal processing viewpoint. The following paper concentrates on SDR based modulation and their performance under different modulations. The bit error rate (BER) of modulations such as PSK, QAM, and PSAM were used as indicators to test channel quality estimation in planar Rayleigh fading. Though it is not commonly used for channel fading, the method of the adder determines the regionally segmented channel fading. Thus, the estimation error of the channel change substantially reduces the performance of the signal, hence, proving to be an effective option. Moreover, this paper also elaborates that BER is calculated as a function of the sample size (signal length) with an average of 20 decibels. Consequently, the size of the results for different modulation schemes has been explored. The analytical results through derivations have been verified through computer simulation. The results focused on parameters of amplitude estimation error for 1dB reduction in the average signal-to-noise ratio, while the combined amplitude deviation estimation error results are obtained for a 3.5 dB reduction