• International Journal of Fuzzy Logic and Intelligent Systems
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• 제5권3호
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• pp.206-215
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• 2005

In this paper, we propose a new design method of Genetic Algorithm Processor(GAP) and Evolvable Hardware(EHW). All sorts of creature evolve its structure or shape in order to adapt itself to environments. Evolutionary Computation based on the process of natural selection not only searches the quasi-optimal solution through the evolution process, but also changes the structure to get best results. On the other hand, Genetic Algorithm(GA) is good fur finding solutions of complex optimization problems. However, it has a major drawback, which is its slow execution speed when is implemented in software of a conventional computer. Parallel processing has been one approach to overcome the speed problem of GA. In a point of view of GA, long bit string length caused the system of GA to spend much time that clear up the problem. Evolvable Hardware refers to the automation of electronic circuit design through artificial evolution, and is currently increased with the interested topic in a research domain and an engineering methodology. The studies of EHW generally use the XC6200 of Xilinx. The structure of XC6200 can configure with gate unit. Each unit has connected up, down, right and left cell. But the products can't use because had sterilized. So this paper uses Vertex-E (XCV2000E). The cell of FPGA is made up of Configuration Logic Block (CLB) and can't reconfigure with gate unit. This paper uses Vertex-E is composed of the component as cell of XC6200 cell in VertexE

• 한국정보과학회논문지:시스템및이론
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• 제29권7호
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• pp.422-430
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• 2002

주어진 논리 회로를 시분할 FPGA 칩으로 효과적으로 합성하기 위해서는 전체 회로를 여러 개의 부분회로로 나눈 후, 각 부분 회로가 동일한 하드웨어 회로를 시간차를 두고 공유하도록 하여야 한다. 이를 위해 칩에 대한 시간별 재구성 정보를 미리 만들어, 칩 내부의 특정 메모리 영역에 저장하여 두었다가 정해진 시간대가 되면 칩 전체를 재구성하도록 하여야 한다. 그런데, 시분할 FPGA 합성에서 사용하는 세부적인 재구성 기법(일반적으로 스케쥴링이나 다중 회로 분할 기법을 사용)에 따라 동일 시간대에 필요한 LUT의 개수, 즉 FPGA의 용량이 달라질 수 있다. 본 논문에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 LUT 개수에 대한 하한을 추정함으로써 재구성 기법에 관계없이 필요한 최소한의 LUT 개수를 파악한다. 만일, 기존의 재구성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 재구성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 제공할 수 있다. 실험 결과, 실험한 대부분의 예제에서, 기존의 연구 결과에서 출력한 결과와 본 논문에서 제안한 방법으로 추정한 하한이 정확히 일치하는 것을 발견할 수 있었는데, 이는 기존의 합성 시스템에서 생성한 결과의 최적성을 확인하게 하는 한편, 본 논문에서 제안한 하한 추정의 정확성을 반증하는 것으로 해석될 수 있다.

• 음성과학
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• 제11권2호
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• pp.181-192
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• 2004

This paper presents an efficient speech interactive agent rendering smooth car navigation and Telematics services, by employing embedded automatic speech recognition (ASR), distributed speech recognition (DSR) and text-to-speech (ITS) modules, all while enabling safe driving. A speech interactive agent is essentially a conversational tool providing command and control functions to drivers such' as enabling navigation task, audio/video manipulation, and E-commerce services through natural voice/response interactions between user and interface. While the benefits of automatic speech recognition and speech synthesizer have become well known, involved hardware resources are often limited and internal communication protocols are complex to achieve real time responses. As a result, performance degradation always exists in the embedded H/W system. To implement the speech interactive agent to accommodate the demands of user commands in real time, we propose to optimize the hardware dependent architectural codes for speed-up. In particular, we propose to provide a composite solution through memory reconfiguration and efficient arithmetic operation conversion, as well as invoking an effective out-of-vocabulary rejection algorithm, all made suitable for system operation under limited resources.

• 한국컴퓨터정보학회논문지
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• 제11권2호
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• pp.35-42
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• 2006

본 논문에서는 Parsec을 이용하여 병렬디지털신호처리용 분산공유메모리 다중처리시스템의 성능 분석을 위한 시뮬레이터를 구현한다. 이 시뮬레이터의 특징은 TMS320C6701 DSP 칩의 DMA 기능과 빠른 접근시간을 가진 지역메모리를 사용하는 시스템의 시뮬레이션에 적합하다는 것이다. 또한 시스템의 성능 매개변수 수정과 하드웨어 구성요소들에 대한 재구성이 쉽기 때문에 다양한 실행 환경에서 시스템의 성능을 분석할 수 있다. 시뮬레이션에서는 DSP 알고리즘에서 널리 사용하는 FET, 2D FET, Matrix Multiplication, Fir Filter를 사용하여 프로세서의 수 데이터 크기, 하드웨어 요소의 변화에 따른 실행 시간을 측정한다. 그리고 그 결과를 비교함으로써 본 논문에서 구현한 시뮬레이터의 성능을 검증한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권11호
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• pp.1051-1055
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• 2010

소프트웨어 라디오는 기존에 특화된 하드웨어 칩으로 구현되던 무선 통신 프로토콜을 소프트웨어로 구현하여 실행하는 기술이다. 새로운 프로토콜의 적용과 기존 프로토콜의 수정이 동적인 프로그래밍만으로 가능해지기 때문에 무선 통신 기술의 새로운 패러다임의 변화를 가져왔다. 하지만, 소프트웨어 라디오 시스템은 범용 프로세서와 통신 하드웨어를 동시에 장착하고 있기 때문에 그만큼 전력 소모가 크다. 본 논문에서는 이러한 소프트웨어 라디오 시스템을 위한 전력 관리 기법인 복합 변조/전압 스케일링 기법을 제안한다. 그리고 제안된 기법의 전력 절감 효과를 수치적인 결과를 통해 분석한다. 결과적으로 복합 변조/전압 스케일링 기법은 주어진 데이터 전송률을 충족시키면서 무선 통신의 변조 레벨과 프로세서의 전압을 효율적으로 조절하여 전력 소모를 최소화시킨다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1123-1126
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• 2005

This paper introduces the key features of NCS (Network based Control System), which is quite a new concept in the industrial automation market. Two control systems "DCS" and "PLC" have been recognized as control systems used for process and factory automation during the past decades. However, the market requires more complex functionality, such as monitoring and operation, alarm handling and notification from remote locations using the Web or e-mail. Besides enhancing functionality, interoperability between each device and system is highly required since network and engineering tools provided by many vendors do not cooperate with each others, so that lots of conversion, reconfiguration and reprogramming are required when expanding systems. NCS can meet this requirement, installing leading-edged IT technology using international standards for network and engineering environment. NCS, which is a harmony of web functionality, networkability and a reliable control function, enables information integration and responding to the market's requirements with agility and high reliability.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.243-248
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• 2005

The UAV (Unmanned Aerial Vehicle) systems like unmanned autonomous helicopters are used in various missions of flight navigation and used to collect the environmental information of the surroundings. To realize the full functionalities of the UAV, the software part becomes a challenging problem. In this paper embedded real-time software architecture for unmanned autonomous helicopter is proposed that guarantee real-time performance of hard-real time tasks and re-configurability of soft-real time and non-real time tasks. The proposed software architecture has four layers: hardware, execution, service agent and remote user interface layer according to the reactiveness level for external events. In addition, the layered separation of concurrent tasks makes different kinds of mission reconfiguration possible in the system. An Unmanned autonomous helicopter system was implemented (Kyosho RC Helicopter) in our lab to test and evaluate the performance of the proposed system.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.347-352
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• 2006

Narrowband interference can severely degrade the performance of GPS receivers. Detecting the presence of interference and then characterizing it can lead to its removal. Receivers can be reconfigured to focus on other signals or satellites that are less vulnerable to that interference at that moment. Using hardware reconfigurability of FPGA receivers and characterizing the effect of narrowband interference on the GNSS signal quality lead us to a new RFI mitigation technique in which the highest quality and less vulnerable signal can be chosen at each moment. In the previous work [1], the post processing capability of a software GPS receiver, has been used to detect and characterize the CW interference. This is achieved by passing the GPS signal and the interference through the correlator. Then, using the conventional definition of C/No as the squared mean of the correlator output divided by its variance, the actual C/No for each satellite is calculated. In this work, first the 'Exclusion zone' for each satellite signal has been defined and then by using some experiments the effects of different parameters like signal power, jamming power and the environmental noise power on the Exclusion zone have been analyzed. By monitoring the Doppler frequency of each satellite and using the actual C/No of each satellite using the traditional definition of C/No and actual data from a software GPS receiver, the decision to reconfigure the receiver to other signal can be made.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.

• 한국지능시스템학회논문지
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• 제9권6호
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• pp.634-643
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• 1999

본 논문은 재구성 가능한 FPGA 시스템 상에 퍼지 제어기의 구현 방안을 다룬다. 제안한 구현 방안은 퍼지 제어기를 시간적으로 독립적인 여러모듈로 분할 하여 이들을 미리 독립적으로구현하여 둔다음 각 시점에서 원하는 모듈을 불러 사용하는 실행 시점(run-time)재구성 방법으로 하나의 FPGA가 갖는 셀 직접도의 제약으로 인해 하나의 FPGA 칩상에 전체 퍼지 제어기를 구현하기가 불가능한 경우에 효과적으로 이용될수 있다. 이를 위해 퍼지 제어기의 각 모듈은 VHDL언어로 기술되어 FPGA 컴파일러에 의해 합성된후 Xilinx사의 Xact 장비에 의해 최적화 및 배치 배선이 수행되어 FPGA상에 eidnsfhem 가능한 하드웨어 객체(hardware object)상태로만들어진다. 이후 퍼지 제어기를 구현하기 위해서는 각시점에 원하는 무듈의 하드웨어 객체를 불러 FPGA를 재구성한다, 트럭 후진 주차제어용 퍼지 제어기를 제안한 실행 시간 재구성법에 의해 직접 구현하여 제어 동작 상태를 테스트해 봄으로서 제안한 퍼지 제어기 구현 방법의 타당성을 확인하였다.