• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 2006년도 춘계공동학술대회 논문집
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• pp.1329-1333
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• 2006

This paper proposes a framework for product development including hardware and software components. The framework provides separation of the hardware dependent software, an integrated product development process, and integration of software components with product configurations and product structures. In order to separates the hardware dependent software, the framework considers product configuration modules and engineering changes of associated hardware and software components. The proposed product development process integrates development of the hardware dependent software into the existing product development process. In order to integrates the hardware dependent software with product configurations and product structures, the framework represents software components by existing product data models in Product Data Management (PDM). The framework is applied to development of a robot system including hardware and software components in order to show its effectiveness.

• 전자공학회논문지A
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• 제33A권7호
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• pp.261-268
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• 1996

Hardware-software codesign becomes improtant to effectively sagisfy perfomrance goals, because designers can trade-off in the way hardware and software components work teogether to exhibit a specified behavior. In this paper, a hardware-software pratitioning algorithm is presetned, in which the system behavioral description containing a mixture of hardware and software components is partitioned into hardware part and software part. The partitioning algorithm tries to minimize the given cost function under constraints on hardware resources or latency. Recursive moving of operations between the hardware and software parts is used to find a near optimum partition and the list scheduling approach is used to estimate the hardware area and latency. Since memory may take substantial protion of the hardware part, memory cost is included in sthe hardware cost. Experimental resutls show that our algorithm is effective.

• ETRI Journal
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• 제28권4호
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• pp.525-528
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• 2006

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A-MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system-on-a-chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is $7.5\;mm{\times}7.5\;mm$ (using 0.25 micron 4-layers metal CMOS technology).

• ETRI Journal
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• 제31권6호
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• pp.732-740
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• 2009

This paper describes the implementation of a digital audio effect system-on-a-chip (SoC), which integrates an embedded digital signal processor (DSP) core, audio codec intellectual property, a number of peripheral blocks, and various audio effect algorithms. The audio effect SoC is developed using a software and hardware co-design method. In the design of the SoC, the embedded DSP and some dedicated hardware blocks are developed as a hardware design, while the audio effect algorithms are realized using a software centric method. Most of the audio effect algorithms are implemented using a C code with primitive functions that run on the embedded DSP, while the equalization effect, which requires a large amount of computation, is implemented using a dedicated hardware block with high flexibility. For the optimized implementation of audio effects, we exploit the primitive functions of the embedded DSP compiler, which is a very efficient way to reduce the code size and computation. The audio effect SoC was fabricated using a 0.18 ${\mu}m$ CMOS process and evaluated successfully on a real-time test board.

• 한국안전학회지
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• 제34권1호
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• pp.21-26
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• 2019

This paper is purposed to develop hardware for controlling abnormal temperature that can occur environment and component itself in PCS. In order to be purpose, the hardware which is four part(sensing, PLC, monitoring and output) keep detecting temperature for critical components of PCS and can control the abnormal temperature. Apply to the hardware, it is selected to PV power generation facilities of 20 kW in Cheong-ju city and measured the data for one year in 2017. Through the temperature data, it is found critical components of four(discharge resistance, DC capacitor, IGBT, DSP board) and entered the setting value for operating the fan. The setting values for operating the fan are up to $130^{\circ}C$ in discharge resistance, $60^{\circ}C$ in DC capacitor, $55^{\circ}C$ in IGBT and DSP board. The hardware is installed at the same PCS(20 kW in Cheong-ju city) in 2018 and the power generation output is analyzed for the five days with the highest atmospheric temperature(Clear day) in July and August in 2017 and 2018 years. Therefore, the power generation output of the PV system with hardware increased up to 4 kWh.

• 스마트미디어저널
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• 제11권11호
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• pp.32-39
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• 2022

AI 서비스를 제공하는 IoT 응용이 늘어나면서 자율적인 학습 및 추론을 지원하는 다양한 하드웨어와 소프트웨어들이 개발되고 있다. 하지만 하드웨어마다 특성 및 제약조건이 상이하여 IoT 응용 개발에 어려움이 가중됨에 따라 통합된 플랫폼의 개발이 요구되고 있다. 본 논문에서는 IoT 기술뿐만 아니라 인공 신경망 및 스파이킹 신경망 기반의 컴포넌트를 오픈 플랫폼과 호환되도록 자동 생성하는 도구를 제안한다. 제안하는 컴포넌트 자동 생성 도구는 IoT 및 AI의 가상 컴포넌트 계층을 통해 다양한 하드웨어의 특성에 맞는 컴포넌트 생성을 용이하게 하고 자동으로 오픈 플랫폼에 적용할 수 있도록 지원한다.

• Journal of Multimedia Information System
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• 제6권1호
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• pp.7-14
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• 2019

This work presents a virtual prototyping design approach for an area-based image stitching hardware. The virtual hardware obtained from virtual prototyping is equivalent to the conceptual algorithm, yet the conceptual blocks are linked to the actual circuit components including the memory, logic gates, and arithmetic units. Through the proposed method, the overall structure, size, and computation speed of the actual hardware can be estimated in the early design stage. As a result, the optimized virtual hardware facilitates the hardware implementation by eliminating trail design and redundant simulation steps to optimize the hardware performance. In order to verify the feasibility of the proposed method, the virtual hardware of an image stitching platform has been realized, where it required 10,522,368 clock cycles to stitch two $1280{\times}1024$ sized images. Furthermore, with a clock frequency of 250MHz, the estimated computation time of the proposed virtual hardware is 0.877sec, which is 10x faster than the software-based image stitch platform using MATLAB.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권8호
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• pp.607-615
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• 2009

최근 IT 산업은 국방, 항공, 자동차, 의료와 같은 전통 산업분야와 서로 융합하는 추세이다. 그러므로 시스템의 하드웨어를 주로 담당하는 임베디드 소프트웨어는 높은 신뢰성, 가용성, 유지보수성이 보장되어야 한다. 이를 위해 최근 COTS (Commercial Off The Shelf) 하드웨어 컴포넌트 기반 임베디드 소프트웨어를 개발하는 추세이다. 그러나 이러한 개발방법에는 일반적 소프트웨어 결함 외에 하드웨어와의 상호작용에 기인하는 결함이 추가적으로 발생할 수 있다. 이를 연동결함(Linkage Fault)라고 정의한다. 이는 발생 빈도가 낮음에도 불구하고 전체 시스템의 중단을 야기할 정도로 위험하다. 본 논문에서는 COTS 하드웨어 컴포넌트 기반 임베디드 소프트웨어 개발 시 이러한 연동결함의 발생을 고려한 신뢰성 모델을 제안한다. 또한 제안된 모델의 타당성을 분석하기 위해 베이지안 분석과 마코프 체인 몬테카를로 방법으로 계산한 베이즈 요인을 이용한다. 끝으로 IT 융합 분야의 실제 데이터를 활용하여 제안된 모델의 이론적 결과를 뒷받침한다.

• 한국신뢰성학회:학술대회논문집
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• 한국신뢰성학회 2011년도 춘계학술발표대회 논문집
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• pp.271-279
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• 2011

Automotive safety integrity level of hardware components can be achieved by satisfying quantitative and qualitative requirements. Based on ASIL, quantitative requirements are composed of hardware architectural metrics and evaluation of safety goal violations due to random hardware failures in ISO 26262. In this paper, the types of hardware failures will be defined and classified. Based on various metrics related with hardware failures, design essentials to achieve hardware safety integrity will be studied specifically. Issues associated with hardware development and assessment process are presented briefly.

• 한국정보통신학회논문지
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• 제25권1호
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• pp.20-26
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• 2021

오늘날의 시스템들은 더 빠른 실행 속도와 더 적은 전력 소모를 위해 하드웨어와 소프트웨어 요소를 함께 포함하고 있다. 기존 하드웨어 및 소프트웨어 공동 설계에서 소프트웨어와 하드웨어의 비율은 설계자의 경험적 지식에 의해 나뉘었다. 설계자들은 반복적으로 가속기와 응용 프로그램을 재구성하고 시뮬레이션하며 최적의 결과를 찾는다. 설계를 변경하며 반복적으로 시뮬레이션하는 것은 시간이 많이 소모되는 일이다. 본 논문에서는 에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 주요 성분을 변수화해 응용 프로그램 코드와 하드웨어 코드를 자동으로 생성하여 설계자가 적절한 하드웨어 비율을 쉽게 찾을 수 있도록 한다. 공동 설계 플랫폼은 Xilinx Alveo U200 FPGA가 탑재된 서버에서 Vitis 플랫폼을 기반으로 동작한다. 공동 설계 플랫폼을 통해 1000개의 행을 가지는 두 행렬의 곱셈 연산 가속기를 최적화한 결과 응용프로그램보다 실행 시간이 90.7%, 전력 소모가 56.3% 감소하였다.