• 한국정보과학회논문지:시스템및이론
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• 제35권9_10호
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• pp.485-496
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• 2008

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.