• Journal of Multimedia Information System
• /
• 제4권4호
• /
• pp.311-316
• /
• 2017

High Efficiency Video Coding (HEVC) is the newest video coding standard for improvement in video data compression. This new standard provides a significant improvement in picture quality, especially for high-resolution videos. A quadtree-based structure is created for the encoding and decoding processes and the rate-distortion (RD) cost is calculated for all possible dimensions of coding units in the quadtree. To get the best combination of the block an optimization process is performed in the encoder, called rate distortion optimization (RDO). In this work we are proposing a novel approach to enhance the overall RDO process of HEVC encoder. The proposed algorithm is performed in two steps. In the first step, like HEVC, it performs general rate distortion optimization. The second step is an extra checking where a SSIM based cost is evaluated. Moreover, a fast SSIM (FSSIM) calculation technique is also proposed in this paper.

• 한국정보통신학회논문지
• /
• 제20권2호
• /
• pp.327-334
• /
• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.416-419
• /
• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기의 실시간처리를 위한 효율적인 하드웨어 변환기 하드웨어 설계를 제안한다. HEVC 부호기는 율-왜곡 비용을 비교하여 변환 모드($4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$)를 결정한다. 율-왜곡비용은 변환과, 양자화, 역양자화, 역변환을 통해 계산된 왜곡값과 비트량으로 결정되므로 상당한 연산량과 소요시간이 필요하다. 따라서 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환 모드를 결정하는 새로운 방법을 제안한다. 또한, 제안하는 하드웨어구조는 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$ 변환 모드에 대한 공통 연산기와 멀티플렉서, 재귀 가감산기, 쉬프터 만으로 구현하여 연산량을 대폭 감소시켰다. 제안하는 변환 모드 결정 방법은 HM 10.0과 비교하여 BD-PSNR은 0.096, BD-Bitrate는 0.057 증가하였으며, 인코딩 시간은 약 9.3% 감소되었다. 제안된 하드웨어는 TSMC 130nm CMOS 표준 셀 라이브러리로 합성한 결과 최대 동작 주파수는 200MHz, 약 256K개의 게이트로 구현되었으며, 140MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@60fps$의 실시간 처리가 가능하다.

• 대한임베디드공학회논문지
• /
• 제11권4호
• /
• pp.235-241
• /
• 2016

Compared to the former H.264 standard, the number of the prediction modes has highly increased in HEVC intra prediction. Compression efficiency and accurate prediction are significantly improved. However, the computational complexity increases as well. To solve this problem, this paper proposes the new scheme where not only prediction modes but also block partition candidate are early chosen. Compared to the original intra prediction in HEVC, the proposed scheme achieves about 38% reduction in processing cycles with a marginal loss in compression efficiency.

• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.326-329
• /
• 2016

HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.

• 전자공학회논문지
• /
• 제53권12호
• /
• pp.141-146
• /
• 2016

HEVC/H.265는 ITU-T SG 16 WP와 ISO/IEC JTC 1/SC29/WG 11에서 제안된 가장 최근의 비디오 코딩 표준안이다. H.265에서 영상은 연속된 코딩 트리 유닛(CTU)들로 나누어지고, CTU는 다양한 지역적 특성을 받아들이기 위해 다수의 코딩 유닛(CU)들로 나누어진다. H.265의 코딩 효율은 이전 표준인 H.264/AVC와 비교하면 약 2배 정도 우수하나 확장된 CU와 변환블록(Transform)의 크기가 증가함에 따라 인코더 내에서 예측 (Prediction), 모드결정 (Mode decision) 그리고 복원(Reconstruction) 블록의 하드웨어 크기가 이전 표준과 비교하여 4배 정도 증가하는 문제점이 있다. 본 논문에서는 이러한 문제점을 해결하기 위하여 인코더 내에서 복잡도가 가장 큰 Prediction/Mode Decision/Reconstruction (PMR) 블록에 대하여 코딩효율(PSNR)을 저하시키지 않는 범위 내에서 하드웨어 복잡도를 줄이기 위한 새로운 구조를 제안한다. 복잡도가 감소된 하드웨어를 이용하면 전체 비디오 인코더의 사이즈를 줄일 수 있으며, Full-HD 영상에 대하여 300 Mhz의 클록 주파수와 60 fps의 프레임율로 동작한다. 테스트 영상에 대하여 PMR 예측 블록에서 Bjøntegaard Delta (BD) 비트율의 증가는 평균 30 % 이며, PMR 블록의 전체 게이트 수는 약 1.8 M 이다.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.280-283
• /
• 2017

HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.

• 방송공학회논문지
• /
• 제20권6호
• /
• pp.862-870
• /
• 2015

HEVC 표준에서 율-왜곡 최적화(RDO) 과정은 좋은 압축 성능을 보이지만 상대적으로 많은 부호화 시간이 요구된다. RDO 과정의 부호화 시간을 줄이기 위해서 본 논문에서는 변환 계수와 CBF(Coded Block Flag) 이용한 고속 인트라 예측 방법을 제안한다. 제안된 고속 인트라 압축방법은 HM16.0 참조SW의 RMD(Rough Mode Decision)를 통해 나온 인트라 예측모드의 후보 수를 3개로 줄이고 이산 여현 변환(Discrete Cosine Transform) 계수 분포와 비교하여 예측 모드의 수를 한 번 더 줄인다. 이후 RDO를 수행하기 전, 양자화된 DCT 계수값이 모두 0이 되는 후보가 있으면 RDO과정 없이 그 후보를 선택하는 방법이다. 제안된 방법은 HEVC 부호화 보다 비트율이 2.5% 중가했지만 평균 55%의 부호화 속도 향상을 얻는다.

• 방송공학회논문지
• /
• 제17권5호
• /
• pp.765-780
• /
• 2012

본 논문은 차세대 압축 표준(high efficiency video coding; HEVC)을 기반으로 하는 계층 간 비디오 압축 코덱의 부호화 속도 향상을 위하여 참조 계층 CU(coding unit) 깊이정보를 참조하여 향상 계층의 CU깊이를 고속으로 결정하는 방법을 제안한다. 향상 계층의 CU깊이를 예측하기 위해 먼저, 참조 계층의 대응 CU의 깊이 정보를 참조 한다. 이때, 참조 깊이 기준으로 -1부터 +1까지의 CU깊이에 대한 RDcost만을 계산하여 향상 계층의 최종 CU깊이를 결정한다. 제안하는 방법을 이용하여 향상 계층의 모든 CU깊이에 대한 율-왜곡 최적화(rate-distortion optimization) 과정을 거치지 않고 최종 CU깊이를 결정하기 때문에 계산 복잡도 감소 효과를 얻을 수 있다. 제안하는 방법의 고속화 성능을 평가하기 위해 HM 4.0 기반의 simulcast 계층 간 부호화기를 이용한 결과 제안하는 알고리듬을 적용하지 않은 경우 대비 약 1.4% 정도 이내의 적은 비트율 증가에도 불구하고, 약 26%의 계산 복잡도 감소 효과를 얻을 수 있었다.

• 한국정보통신학회논문지
• /
• 제19권2호
• /
• pp.379-385
• /
• 2015

본 논문에서는 필터 계수를 효율적으로 추출하기 위한 고성능 ALF(Adaptive Loop Filter)의 하드웨어 구조를 제안한다. HEVC의 ALF 기술은 고해상도 및 고화질의 영상을 높은 효율로 압축하고 주관적 화질을 향상시키기 위해 영상의 통계적인 특성을 이용한 필터 계수를 추출하여 필터링을 수행한다. 제안하는 ALF 하드웨어 구조는 필터 계수를 추출하기 위한 촐레스키 분해의 연산 관계를 분석하여 2단 파이프 구조로 설계함으로써 수행 사이클을 감소시켰다. 또한, 촐레스키 분해의 연산 과정에서 필요한 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 설계함으로써 적은 면적과 연산량, 복잡도를 갖는 하드웨어 구조로 설계하였다. 제안한 하드웨어는 Xilinx ISE 14.3 Vertex-7 XC7VCX485T FPGA 디바이스를 사용하여 합성한 결과 4K(3840x2160)@40fps의 영상을 실시간 처리할 수 있고, 최대 동작주파수는 186MHz이다.