• 대한임베디드공학회논문지
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• 제17권2호
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• pp.93-100
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• 2022

In this paper, we propose a machine learning-based method for supporting resource management of IoT software platforms in a multi-modal sensing scenario. We assume that an IoT device installed with a oneM2M-compatible software platform is connected with various sensors such as PIR, sound, dust, ambient light, ultrasonic, accelerometer, through different embedded system interfaces such as general purpose input output (GPIO), I2C, SPI, USB. Based on a collected dataset including CPU usage and user-defined priority, a machine learning model is trained to estimate the level of nice value required to adjust according to the resource usage patterns. The proposed method is validated by comparing with a rule-based control strategy, showing its practical capability in a multi-modal sensing scenario of IoT devices.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2022년도 제66차 하계학술대회논문집 30권2호
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• pp.407-408
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• 2022

본 논문에서는 AIoT를 위한 비주얼 블록 코딩 도구를 설계하였다. AI 블록 코딩이 가능한 EduB 플랫폼에 피지컬 컴퓨팅을 가능하게 하는 모듈을 추가함으로써 블록을 사용한 쉬운 피지컬컴퓨팅 코딩과 AIoT 코딩이 가능하다. 도구는 WebSocket과 Wifi를 사용해 EduB와 타겟보드인 RaspberryPi의 무선 통신을 하며, 블록으로 생성된 코드를 RaspberryPi 내부에서 실행하여 GPIO와 SenseHAT을 제어할 수 있게 하였다. 따라서, 코딩 결과를 콘솔 출력이나 그래프로만 확인할 수 있어 정적이던 AI 교육을 LED나 모터를 제어해 동적으로 결과를 확인할 수 있게 하여 흥미와 관심을 유발할 수 있도록 한다.

• 실천공학교육논문지
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• 제8권2호
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• pp.111-120
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• 2016

여러 가지 센서를 이용한 IOT(Internet Of Thing) 시스템의 FPGA 설계용 교육장비를 소개한다. 센서들은 다양한 출력 방식을 가지고 있어서 출력 방식에 따른 센서 인터페이스 컨트롤러를 FPGA 상에서 설계가 필요하다. 본 장비는 아날로그 출력인 경우에 FPGA(Field Programmable Gate Array)내에 있는 ADC(Analog-to-Digital Converter) 방식과 디지털 출력인 경우에 $I^2C$(Inter-Integrated Circuit), SPI(Serial Peripheral Interface Bus) 통신방식 및 GPIO(General-Purpose Input/Output)를 통해 사용한 방식에 따른 여러 가지 센서 인터페이스 컨트롤러의 설계가 가능하다. 이미지 센서를 이용해서 영상 처리 하드웨어 설계가 가능하고 더불어 영상 및 영상처리 결과를 모니터에 출력하는 VGA(Video Graphics Array) 컨트롤러 설계도 가능하다. 본 장비는 유,무선 네트워크에 통신이 가능한 IOT 시스템을 위해서 한 칩에 디지털 하드웨어와 Linux System을 결합한SOC(System on Chip) 설계가 가능하다. 이 장비를 이용해서 "이미지센서 기반의 하드웨어 설계와 가속도센서 기반의 하드웨어 설계"의 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다.

• 정보처리학회논문지D
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• 제11D권2호
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• pp.443-452
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• 2004

본 논문에서는 유비쿼터스 컴퓨팅을 위한 지능형 공간 제어 시스템을 제안한다. 이 시스템은 전등, TV, 오디오, 전자 열쇠 등을 제어하는 일종의 홈/사무실 자동 제어 시스템으로 기존의 시스템에 비해 다음의 4가지 특징을 갖는다. 첫째, 사용자는 언제 어디서나 이 시스템을 사용할 수 있다. 구체적으로 제안된 시스템은 웹 서버의 기능을 제공하고 있으며 따라서 사용자는 인터넷에 유무선으로 연결된 어떠한 컴퓨터의 브라우저로도 접근할 수 있으며, 또한 휴대폰으로 접근할 수도 있다. 둘째, 이 시스템은 음성 인식 기능을 지원한다. 따라서 기존의 컴퓨터 인터페이스에 익숙하지 않은 사용자들도 보다 인간 중심적인 음성 인터페이스를 통해 시스템을 제어할 수 있다. 셋째, 시스템은 사용자의 요청에 반응하는 수동적인 서비스뿐만 아니라, 사용자 행동의 규칙성을 기반으로 미래를 예측하고 이에 따라 적극적인 서비스도 제공한다. 넷째, 이 시스템은 최근 내장형 기술을 적용하여 구현되었다. 제안된 시스템의 하드웨어는 206MHz로 동작하는 StrongARM CPU, 32MB SDRAM, 16MB 플래시 메모리, 그리고 가전제품의 전원 공급을 제어하는 릴레이 박스(Relay box) 등으로 구성된다. 이러한 하드웨어 플랫폼 상에 내장형 리눅스가 동작하고 있으며, 음성 인식 도구, 내장형 시스템을 위한 웹 서버, 릴레이 박스를 구동하는 GPIO driver 등의 소프트웨어 컴포넌트들이 유기적으로 협력하여 지능형 공간을 제공한다.

• 한국음향학회지
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• 제28권3호
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• pp.229-238
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• 2009

본 논문에서는 TMS3320F2812 신호처리기를 이용하여 가야금과 태평소의 사운드 엔진을 구현하였다. Commuted Waveguide Synthesis (CWS) 기반의 가야금과 태평소 모델을 신호처리기에 탑재하고 악기 선택 버튼을 두어 해당 악기의 사운드 샘플을 매 일정 시간마다 합성하도록 하였다. 합성음은 SPI 통신을 이용하여 DAC로 전송되며 오디오 인터페이스를 거쳐 스피커를 통해 재생된다. 합성 모델의 지연 라인은 합성음의 피치를 조절하는데, 이 지연라인의 길이를 결정하기 위해 GPIO를 이용하여 한 샘플을 합성하는데 필요한 시간을 측정하였다. 가야금은 $28.6{\mu}s$, 태평소는 $21{\mu}s$가 소요되었다. 태평소와 가야금의 동시 발음수를 고려하였을 때 태평소는 동시 발음수 1을 가지므로 $21{\mu}s$, 가야금은 일반적으로 동시 발음수가 2이므로 $57.2{\mu}s$의 연산시간이 필요하다. 이는 실시간 연주가 충분히 가능한시간이다. 제안한 사운드 엔진의 경우, 인터럽트 서비스 루틴에서 각 사운드 샘플의 합성과 DAC로의 전송이 일어난다. 인터럽트 서비스 루틴은 시스템의 안정성을 보장하기 위해 타이머의 주기 매칭 이벤트를 이용하여 $60{\mu}s$마다 주기적으로 호출된다. 이와 같이 합성된 음을 녹음하여 원음과 스펙트럼으로 비교한 결과, 가야금은 원음과 매우 유사한 음을 합성할 수 있었고, 태평소는 '무(無), 황(黃), 태(太), 중(仲)' 음을 제외한 나머지 음에 대해서 태평소의 음색을 잘 표현하는 음을 합성 할 수 있었다.

• 한국융합학회논문지
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• 제7권1호
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• pp.9-15
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• 2016

본 논문은 Cortex-M4 기반 STM32 프로세서를 이용한 고속 데이터수집 및 융합 시스템 설계에 대해서 기술하였다. 본 논문에서 설계한 데이터수집 시스템은 산업현장에서 발생되는 각종 데이터를 4 종류까지 실시간으로 수집하여 서버 컴퓨터로 자료를 전송할 수 있으며, 각종 센서와 연결이 간편하여 설치가 간단하고 간편한 필드-프레임을 개발해서 동작 속도를 매우 향상 시켰다. 또한 각종 센서를 쉽게 연결할 수 있도록 디지털 신호 입력부와 아나로그 신호 입력부를 별도로 두어서 서로 다른 센서에서 입력된 신호를 융합할 수 있게 설계되었다. 이러한 융합형 데이터수집 시스템은 실시간으로 각종 데이터의 동시 수집과 모터제어에 잘 동작하였으며 정밀제품의 품질향상에 크게 기여하리라 판단된다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2019년도 제60차 하계학술대회논문집 27권2호
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• pp.427-428
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• 2019

칠교놀이는 해외에서는 Tangram이라고 불리며 아주 예전부터 전해져 내려오는 세계적인 놀이이다. 친구와 여럿이서 놀이를 할 수 있을 뿐만아니라 혼자서도 즐길 수 있다. 칠교놀이는 특히 창의력 향상에 도움을 주는데 이번 논문에서는 혼자서 쉽게 칠교놀이를 즐길 수 있도록 비전시스템과 라즈베리파이를 이용해서 칠교를 카메라로 인식해 성공하면 보상으로 사탕을 지급하는 놀이를 개발해 보았다. 자판기에 동전을 넣으면, 게임을 시작해서 칠교놀이의 문제를 하나씩 맞출 때 마다 사탕 한 개가 지급되는 방식으로 4차산업혁명 시대에 걸맞는 재미있는 칠교놀이 게임을 만들어 보았다. 본 논문은 OPENCV라이브러리와 라즈베리파이 GPIO라이브러리를 사용하였다. 사용한 부품은 웹캠, 초음파 센서, 서보모터이다. 라즈베리파이를 서버로 설정하고, PC를 클라이언트로 설정하여 서로 데이터를 주고 받을 수 있게 하였다. 라즈베리파이에 OPENCV를 설치하지 않은 이유는 OPENCV가 꽤 높은 사양이 필요하다고 판단하여 비전영상처리는 PC(클라이언트)에서 진행하고, 게임의 진행상황(정답의 여부)을 라즈베리파이(서버)에 보내는 방식으로 정하였다. 반대로 라즈베리파이에서도 동전의 투입 유무를 판단하여 PC(클라이언트)에 게임 시작 신호를 보내는 방식으로 설정하였다. 언어는 라즈베리파이와 PC둘다 Pythond으로 구현하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.639-642
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• 2009

LN2440SBC 임베디드 보드는 ARM 코어 방식의 S3C2440A CPU를 가진 임베디드 컴퓨터 시스템이다. 이 시스템에 부착한 터치스크린 기능을 가진 TFT LCD 키트인 LP35의 구동을 위해서는 ARM 코어, LCD 컨트롤러, 그리고 LCD 장치와의 통신을 위한 SPI(serial peripheral interface)의 초기화와 LCD 화면에 이미지, 선, 도형 같은 것들의 출력을 가능하게 해주는 그래픽스 라이브러리 함수들이 필요하다. 본 논문은 이같은 기능들을 가지는 LP35를 위한 드라이버의 구현 방법을 기술한다. 특히, 드라이버 구동을 위한 초기화 방법과 화면 출력 기능들의 구현을 위해 필요한 픽셀 디스플레이 함수의 구현에 중점을 두어 설명한다. 또한 픽셀 디스플레이 함수를 이용한 기본 그래픽스 라이브러리 함수들에 대해 설명한다. 드라이버의 초기화를 위해서는 클럭 속도 설정, 범용 입출력 핀(GPIO)을 LCD와 SPI 용으로의 할당. SPI의 마스터/슬레이브 및 보오 레이트 설정, LCD 컨트롤러 레지스터 설정을 통한 LCD 기능 선택. 그리고 SPI를 통한 LCD 장치로의 파워 온(power on) 명령 전달 등이 수행된다.

• 반도체디스플레이기술학회지
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• 제23권2호
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• pp.76-81
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• 2024

UC Berkeley developed RISC-V, which is an open-source Instruction Set Architecture. This paper proposes a 32-bit 6-stage pipeline architecture based on the RV32I RSIC-V. The performance of the proposed 6-stage pipeline architecture is compared with the existing 32-bit 5-stage pipeline architecture also based on the RV32I processor ISA to determine the impact of the number of pipeline stages on performance. The RISC-V processor is designed in Verilog-HDL and implemented using Quartus Prime 20.1. To compare performance the Dhrystone benchmark is used. Subsequently, peripherals such as GPIO, TIMER, and UART are connected to verify operation through an FPGA. The maximum clock frequency for the 5-stage pipeline processor is 42.02 MHz, while for the 6-stage pipeline processor, it was 49.9MHz, representing an 18.75% increase.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.