Design of a Low-Power 8$\times$ 8 bit Parallel Multiplier Using Low-Swing CVSL Full Adder
(Low-Swing CVSL 전가산기를 이용한 저 전력 8$\times$ 8 비트 병렬 곱셈기 설계)
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- Proceedings of the KIEE Conference
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- 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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- pp.144-147
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- 2005