• 한국산학기술학회논문지
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• 제10권7호
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• pp.1532-1535
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• 2009

본 논문은 절전형 센서에 사용되는 24GHz대역의 CW 레이더 송수신기의 설계에 관한 것이다. K-대역의 송수신기 회로의 기본 구조와 전력분배기와 송수신 안테나가 디자인 되었고 발진기, 주파수혼합기, 고주파 증폭기는 상용 제품을 사용하였다. 제작된 분배기와 안테나의 성능이 측정되었고 송신 주파수와 출력전력레벨이 상용 제품에 적용될 수 있을 정도로 양호하였다. 제안된 송수신기의 크기는 35${\times}$35${\times}$10(mm)이며 여러 가지 제품에 사용될 수 있도록 설계되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 B
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• pp.1038-1040
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• 2005

This paper describes the optimal design, construction and performance evaluation of voltage divider used in high power testing laboratory for voltage measuring system. These dividers, which are of R, C, R&C type voltage dividers, the voltage to be measured range from voltage to several ten kilovolts, the frequency of the signals has a bandwidth from DC to megaHertz Measuring transient voltage and currents in the high voltage power laboratory is generally accompanied by electromagnetic interface and induced noise. above all, the measuring capabilities of voltage measuring system are dependent upon short response time and it must be as free as possible of inductive effects. In this paper presents both characteristic of voltage divider and design of voltage measuring system.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2933-2938
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• 2014

전류컨베이어 회로를 이용한 주파수 고정 루프 회로를 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 공급전압은 3volts를 사용하였다. 설계된 회로는 분주기, 주파수-전압 변환기, 전압 감산기 및 발진기로 구성하였으며, 각 회로 블록을 대칭적으로 배치하여 공정 변화에 따른 신뢰성 특성을 향상시켰다. HPICE 시뮬레이션 결과 MOS 트랜지스터의 채널길이, 채널 폭, 저항 및 커패시터의 크기가 ${\pm}5%$ 변화할 때 출력주파수의 변화율은 ${\pm}1%$ 내외였다.

• 한국전자통신학회논문지
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• 제7권6호
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• pp.1301-1308
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• 2012

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.

• 대한전자공학회논문지TC
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• 제45권8호
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• pp.35-40
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• 2008

본 논문에서는 이중대역에서 작동하는 발룬을 제안하고 모의실험을 실시하였다. 기본적인 형태는 Wilkinson Power Divider에서 출발하여 각 단자(Port)간의 고립도(Isolation)를 향상시키기 위하여 $\lambda/2$ 전송선을 단자 2와 3 사이에 삽입하였고, 이중대역 및 크기의 소형화를 위해서 $\lambda/4$ 길이의 전송선을 metamaterial 구조인 CRLH(Composite Righ/Left-Handed) 형태와 D-CRLH(Dual Composite Right/Left-Handed) 형태를 사용하여 TDMB 주차수대역인 195MHz, 그리고 DVB-H 주파수대역인 670MHz에서 작동하는 발룬을 설계하였다. 제안된 구조로 설계된 발룬의 반사손실(return loss)에 대한 최소값은 -12.98dB$(S_{11})$이며, 고립도(isolation)는 최소 -12.4dB, 그리고 출력신호간의 불균형은 0.08dB보다 작고, 위상오차는 최대 $2.8^{\circ}$이다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.414-419
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• 2008

Six-port 위상 상관기는 한 개의 power divider 와 세 개의 hybrid coupler로 구성되어 진다. 본 논문에서는 광대역 특성을 갖는 three-arm branch $90^{\circ}$ hybrid coupler를 사용한 six-port 위상 상관기를 ADS2003A을 사용하여 중심 주파수 11.85 GHz에서 설계하여 시뮬레이션을 통해 성능을 분석하였다. 모의 실험결과 three-arm branch $90^{\circ}$ hybrid coupler를 이용한 six-port 위상 상관기의 대역폭은 약 1.5GHz$(10.8{\sim}12.3)$로 기존의 $90^{\circ}$ hybrid branch-line coupler를 이용한 six-port 위상 상관기보다 약 5배 정도의 광대역 특성을 보였다. Six-port 위상 상관기의 port간 위상 오차는 $5^{\circ}$ 이하로 양호한 특성을 보였으며, 모의 실험한 결과를 바탕으로 six-port 위상 상관기의 실질적인 성능을 비교 검증하기 위하여 six-port 위상 상관기를 제작하고 성능을 측정하였다. 측정된 six-port 위상 상관기의 특성은 시뮬레이션 데이터와 거의 일치하였다.

• 한국전자파학회논문지
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• 제16권3호
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• pp.246-252
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• 2005

3단 월킨슨 분배기와 등전력 90도 위상차 커플러를 이용하여 발란스드 수신 다이폴 안테나를 위한 저손실 구조의 RF 마이크로스트립 발룬을 설계 및 제작하였다. 광대역 전력 분배를 위해 사용된 월킨슨 분배기는 Cohn에 의해 제안된 최적 의 3단 전력분배기 구조와 이를이용한 소형화된 3단 전력분배 기를 이용하여 구현하였으며, 180도 위상차를 위해 사용된 등전력 90도 위상차 커플러는 이중 권선 케이블 선로를 이용하였다. 제작된 마이크 로스트립 발룬은 400$\~$l,000 MHz주파수 범위에서 최적의 3단 전력분배기를 이용하는 경우 입력 손실 0.5 dB 이하, 발란스드 단자간의 세 기차 $\pm$0.2 dB, 위상차 180$\pm$2.3도 이하, 소형화된 전력분배 기를 이용하는 경우 입 력 손실 1.0 dB 이하, 발란스드 단자간의 세기차 $\pm$0.7 dB, 위상차 180$\pm$8.8도 이하에서 동작함을 확인하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.134-139
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• 2013

UWB의 일종인 MBOA 무선통신 시스템에 내장하기 위한 광대역 RF 주파수 합성기를 $0.13{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 효율적인 MBOA 클록신호 생성을 위하여 낮은 주파수를 갖는 하위 밴드에서는 큰 배수로 주파수를 합성하고, 높은 주파수를 갖는 상위 밴드에서는 작은 배수로 주파수를 합성함으로서 VCO의 발진범위를 대폭 줄일 수 있는 새로운 방법을 적용하였다. 설계된 PLL 회로는 P-MOS 코어 구조의 VCO 및 수퍼 다이나믹 구조의 주파수 분할기를 사용하여 고속 및 광대역 동작 범위를 확보하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.267-273
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• 2007

A fractional-N frequency synthesizer supports quadruple bands and multiple standards for mobile broadcasting systems. A novel linearized coarse tuned VCO adopting a pseudo-exponential capacitor bank structure is proposed to cover the wide bandwidth of 65%. The proposed technique successfully reduces the variations of KVCO and per-code frequency step by 3.2 and 2.7 times, respectively. For the divider and prescaler circuits, TSPC (true single-phase clock) logic is extensively utilized for high speed operation, low power consumption, and small silicon area. Implemented in $0.18-{\mu}m$ CMOS, the PLL covers $154{\sim}303$ MHz (VHF-III), $462{\sim}911$ MHz (UHF), and $1441{\sim}1887$ MHz (L1, L2) with two VCO's while dissipating 23 mA from 1.8 V supply. The integrated phase noise is 0.598 and 0.812 degree for the integer-N and fractional-N modes, respectively, at 750 MHz output frequency. The in-band noise at 10 kHz offset is -96 dBc/Hz for the integer-N mode and degraded only by 3 dB for the fractional-N mode.

• 전기전자학회논문지
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• 제13권2호
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• pp.248-252
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• 2009

In this paper, analysis of a noise factor and an effective power strategy for the OLED dc-dc converter are described. One of the main reasons that one may not design the OLED power for dc-dc converter is that OLED's panel noise is composed of FFN(Frame Frequency Noise) and LFN(Line Frequency Noise). Into the bargain, FFN is caused by both the dc-dc (circuit) and driving circuit. It is hard to get rid of FFN, baeause FFN has very little results value for our ears. LFN is adjusted by analog compensation value. Actually, that is more important problem than FFN. It is known that voltage divider for OLED's mode variation is not good for compact power design. In the end, a circuit design for understanding OLED's noise and a novel muti-channel dc-dc converter were presented.