• 방송공학회논문지
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• 제10권1호
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• pp.31-42
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• 2005

ATSC(Advanced Television Systems Committee) DTV(Digital Television) 시스템은 주파수 동기획득에 FPLL(Frequency and Phase Lock Loop)을 사용한다. FPLL은 오직 파일럿 신호만을 이용하기 때문에 파일럿 크기가 작을수록 주파수 수렴범위가 좁아지고 수렴속도가 늦어진다. 또한 파일럿 주위의 스펙트럼 모양에 따라서 양과 음의 주파수 오프셋에 대한 수렴범위에 비대칭성이 나타난다. 본 논문은 주파수 수렴범위의 비대칭성을 극복하고, 파일럿 왜곡 시에도 주파수 동기를 획득하도록 만들기 위해 VSB(Vestigial Sideband) 스펙트럼 양끝에 필터를 설치하고, 이 필터를 통과한 신호의 전력량을 이용하는 알고리즘을 제안한다. 제안한 알고리즘을 사용함으로써 비대칭적으로 좁아지는 수렴범위의 문제점과 파일럿 왜곡에 따른 성능 열화를 보완할 수 있다.

• 한국산학기술학회논문지
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• 제11권9호
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• pp.3428-3434
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• 2010

논문에서는 IS-95 역방향링크 신호의 품질 측정을 위한 알고리즘을 제안하고 구현하였다. 수신 신호의 품질을 측정하기 위해서는 등화, 반송파 주파수 및 위상 오프셋 추정, 타이밍 동기가 반드시 필요하며, 모든 신호처리는 기저대역에서 수행된다. 등화기는 칩간 간섭(InterChip Interference)을 제거하기 위해, 4배 오버샘플링된 샘플에 대해서 동작하도록 설계되었다. 반송파 주파수 및 위상 오프셋 추정은 데이터 및 타이밍 정보 없이도 가능하도록 하였기 때문에, 타이밍 동기 이전에 수행된다. 타이밍 동기 시에 사용되는 보간 수(Interpolation Number)에 따라 측정의 정확도가 증가하지만, 계산량도 증가하게 된다. 따라서, 제안된 알고리즘이 구현될 플랫폼 성능에 따라 보간 수를 적절히 선택해야한다.

• Journal of Power Electronics
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• 제15권1호
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• pp.216-226
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• 2015

Grid synchronization is one of the key techniques for the grid-connected power converters used in distributed power generation systems. In order to achieve fast and accurate grid synchronization, a new phase locked loop (PLL) is proposed on the basis of the complex filter matrixes (CFM) orthogonal signal generator (OSG) crossing-decoupling method. By combining first-order complex filters with relation matrixes of positive and negative sequence voltage components, the OSG is designed to extract specific frequency orthogonal signals. Then, the OSG mathematical model is built in the frequency-domain and time-domain to analyze the spectral characteristics. Moreover, a crossing-decoupling method is suggested to decouple the fundamental voltage. From the eigenvalue analysis point of view, the stability and dynamic performance of the new PLL method is evaluated. Meanwhile, the digital implementation method is also provided. Finally, the effectiveness of the proposed method is verified by experiments under unbalanced and distorted grid voltage conditions.

• 대한전자공학회논문지SD
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• 제49권2호
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• pp.31-38
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• 2012

이 논문에서는 IEEE 802.11a OFDM MODEM SoC용 타이밍 동기화 블록에 대한 저면적 구조를 제안한다. IEEE 802.11a의 타이밍 동기화 블록은 큰 구현 면적을 필요로 한다. 제안된 자기 상관 방식의 타이밍 동기화 블록 구조는 전치 직접형 필터 구조를 사용하여 곱셈 연산을 최소화하였다. 또한 CSD(Canonic Signed Digit) 계수를 이용하는 기술과 Common Sub-expression Sharing 기술을 적용하여 곱셈연산을 저면적으로 구현하였다. 제안된 타이밍 동기화 블록 구조에 대하여 Verilog-HDL 코딩과 0.13 micron 공정을 사용하여 합성한 결과, 기존 구조와 비교하여 22.7%의 구현 면적 감소 효과를 얻을 수 있었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1897-1900
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• 2004

In recent years, a lot of industrial equipments have serial communication channel such as FieldBus (CAN, Profibus, etc.) or Ethernet that provides real time communication between industrial equipments. Theses applications include gantry crane, robot, chip mounter, etc.. In this paper, we discuss the synchronization technique for networked multi-motor systems where controllers (commercial servo amps) are distributed and interconnected by CAN (Controller Area Networks). We first describe the equivalent model for the individual servo-amp and motor using the frequency response. We design the $H{\infty}$ controller for motion synchronization. Finally, the synchronization technique using the equivalent model and the $H{\infty}$ controller is verified by the simulation and the experiment.

• 한국통신학회논문지
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• 제32권3C호
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• pp.189-194
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• 2007

본 논문에서는 시간 동기 추정을 위한 잡음 예측이 불완전한 경우에 직교분할 주파수 다중화 (OFDM) 시스템의 시간 동기 확률을 다중 경로 레일레이 페이딩 채널 환경에서 분석한다. 시간 동기 방식은 반복되는 CAZAC 시퀀스에 대한 상관기 구조를 가지며, 심벌간 간섭을 줄이기 위한 pre-advancement 기법을 적용한다. 시스템의 성능 평가 척도로서, 다중 경로 레일레이 채널 환경에서 유도된 동기 검파 확률을 분석한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1697-1700
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• 2002

In this paper, we propose a new frame structure and frame synchronization algorithm for OFDM burst mode transmission. On the contrary to conventional OFDM symbol based methods, the proposed preamble for symbol frame synchronization is designed independently in time domain in arbitrary length and is placed at the beginning of the frame. The proposed frame synchronization algorithm by using the preamble is working independent of frequency offset and robust to serious channel environment.

• ETRI Journal
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• 제29권5호
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• pp.596-606
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• 2007

It is well known that an OFDM receiver is vulnerable to synchronization errors. Despite fine estimations used in the initial acquisition, there are still residual synchronization errors. Though these errors are very small, they severely degrade the bit error rate (BER) performance. In this paper, we propose a residual error elimination scheme for the digital OFDM baseband receiver aiming to improve the overall BER performance. Three improvements on existing schemes are made: a pilot-aided recursive algorithm for joint estimation of the residual carrier frequency and sampling time offsets; a delay-based timing error correction technique, which smoothly adjusts the incoming data stream without resampling disturbance; and a decision-directed channel gain update algorithm based on recursive least-squares criterion, which offers faster convergence and smaller error than the least-mean-squares algorithms. Simulation results show that the proposed scheme works well in the multipath channel, and its performance is close to that of an OFDM system with perfect synchronization parameters.

• Journal of Communications and Networks
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• 제7권1호
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• pp.1-12
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• 2005

Ethernet is being deployed in metropolitan area networks (MANs) as a lower-cost alternative to SONET-based infrastructures. MANs are usually required to support common communication services, such as voice and frame relay, based on legacy synchronous TDM technology in addition to asynchronous packet data transport. This paper addresses the clock synchronization problem that arises when transporting synchronous services over an asynchronous packet infrastructure, such as Ethernet. A novel algorithm for clock synchronization is presented combining time-stamp methods used in the network time protocol (NTP) with signal processing techniques applied to measured packet interarrival times. The algorithm achieves the frequency accuracy, stability, low drift, holdover performance, and rapid convergence required for viable emulation of TDM circuit services over Ethernet.

• Journal of Power Electronics
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• 제14권3호
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• pp.608-620
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• 2014

In this paper, an adaptive neural phase-locked loop (AN-PLL) based on adaptive linear neuron is proposed for grid-connected doubly fed induction generator (DFIG) synchronization. The proposed AN-PLL architecture comprises three stages, namely, the frequency of polluted and distorted grid voltages is tracked online; the grid voltages are filtered, and the voltage vector amplitude is detected; the phase angle is estimated. First, the AN-PLL architecture is implemented and applied to a real three-phase power supply. Thereafter, the performances and robustness of the new AN-PLL under voltage sag and two-phase faults are compared with those of conventional PLL. Finally, an application of the suggested AN-PLL in the grid-connected DFIG-decoupled control strategy is conducted. Experimental results prove the good performances of the new AN-PLL in grid-connected DFIG synchronization.