• 예술인문사회 융합 멀티미디어 논문지
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• 제8권6호
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• pp.853-861
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• 2018

본 논문에서는 전기철도차량이 운행할 때 이상 전압상승에 의한 문제점을 해결할 수 있는 고조파 제한장치의 적용을 제안한다. 운행 중 열차에 전력을 공급하는 교류가선은 25kV/60Hz의 전기를 공급하기 위하여 사용되지만 철도차량 전기장치의 기술발전에 따라 점차 가선에 포함되는 고조파의 크기 및 주파수의 변형이 다양해지고 있다. 최근 열차안전운행에 심각한 문제가 되고 있는 주회로 기기인계기용변압기(Potential Transformer, PT)의 파손이나 주변압기 등의 열손증가는 가선 전원의 고조파로 인한 순간적인 무효전류의 증가로 생기는 현상이다. 주회로 기기의 저주파형 트랜스포머로 고주파수 성분이 유입되면 트랜스 코어의 히스테리시스에 의한 철손 증가 및 기생 커패시턴스에 흐르는 전류가 증가하므로 발열이 발생하게 된다. 이러한 문제 해결을 위해 최근 시퀀스의 조정으로 전력변환 장치의 인위적인 NOTCH OFF가 적용되었다. 그러나, OFF 신호를 받아 제어하는 방식은 지상과 차상 장치의 상호작용으로 동작하므로 불량 발생 시 무효화 되며, 실제 사고가 발생되고 있다. 따라서, 근본적인 문제해결을 위한 방법으로 고조파 전류가 가급적 변압기에 유입되지 않도록 하는 것이 필요하며, 고조파 전류의 유입으로 인해 빈번하게 발생되고 있는 열차사고를 방지하고 안전한 운행을 위해 열차의 실험 분석과 고조파 제한장치의 시뮬레이션을 통한 장치의 타당성 검증을 위한 연구를 수행하였다.

• 대한기계학회논문집A
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• 제39권1호
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• pp.79-87
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• 2015

요요 진동시스템을 이용한 파력발전 장치의 모델링 및 성능해석을 수행하였다. 본 연구의 파력발전 시스템은 기계적 요소인 요요진동 시스템, 모션정류 시스템, 동력전달 시스템과 전기적 요소인 발전시스템으로 구성된다. 특히 요요 진동시스템을 적용하여 파랑의 입력을 회전운동으로 변환하였으며 입력되는 파랑의 크기가 공진현상에 의해 증폭되어 높은 에너지 변환효율을 갖도록 구성되었다. 기계적 시스템과 전기적 시스템의 임피던스 연결(Impedance matching)을 통해 기계-전기 통합 해석 모델을 수립하였다. 일정 입력 가속도 0.14g 에서 다양한 파랑 주파수와 시스템 감쇠비에 대한 수치적 성능 해석을 진행하였다. 최대 전기적 출력은 공진주파수에서 부하저항이 최적 부하 조건을 만족할 때 발생하였으며, 이때 최대 전기 출력은 290W, 발전 효율은 48%이다. 해석 결과를 통해 공진 현상을 이용하여 파력발전장치의 출력을 크게 증가시킬 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제21권10호
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• pp.1169-1176
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• 2010

본 논문에서는 L1/L2 이중-밴드 GPS(Global Positioning System) 수신기용 RF 전단부를 설계하였다. 수신기는 Low IF 구조이며, 인덕터를 사용하지 않는 광대역 저잡음 증폭기(Low Noise Amplifier: LNA)와 이미지 제거를 위하여 다상 여과기(poly-phase filter)를 포함하는 quadrature 하향 변환 주파수 혼합기(quadrature down-conversion mixer) 및 전류 모드 논리(Current Mode Logic: CML) 주파수 분배기로 구성되어 있다. 저잡음 증폭기와 이미지 제거 주파수 혼합기는 높은 이득과 헤드룸 문제를 해결하기 위하여 전류 블리딩 기술을 이용하였으며, 광대역 입력 정합을 구현하기 위하여 공통 드레인 피드백을 이용하였다. $0.18{\mu}m$ CMOS 공정을 이용해 제작된 RF 전단부는 L1 밴드에서 38 dB 그리고 L2 밴드에서 41 dB의 이득을 보이며, IIP3는 L1 밴드에서 -29 dBm, L2 밴드에서는 -33 dBm이다. 입력 정합은 50 MHz에서 3 GHz까지 -10 dB 이하를 만족하며, 잡음 지수(Noise Figure: NF)는 L1 밴드에서는 3.81dB, L2 밴드에서는 3.71 dB를 보인다. 이미지 주파수 제거율은 36.5 dB이다. 설계된 RF 전단부의 칩 사이즈는 $1.2{\times}1.35mm^2$이다.

• 센서학회지
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• 제5권4호
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• pp.17-24
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• 1996

교류-직류 변환방법으로 교류전압 및 전류를 정밀측정하기 위한 평면형 다중접합 열전변환기를 제작하였다. 실리콘 기판에 지지된 $Si_{3}N_{4}$ (200 nm) / $SiO_{2}$ (400 nm) / $Si_{3}N_{4}$ (200 nm) 샌드위치구조의 두께 $0.8\;{\mu}m$ (크기 $2{\times}4\;mm^{2}$)의 멤브레인 위에 가열선과 열전대 접합을 형성하였다. 멤브레인의 세로방향 중앙에 NiCr 가열선을 배치하고, 가열선 주위 또는 그 위에 동-콘스탄탄(Cu- CuNi44)으로 $48{\sim}156$ 개의 열전대의 열(熱)접합을 형성하였으며, 열전대의 냉(冷)접합은 실리콘 기판 위에 형성하였다. 직류 10 mA의 입력에 대한 열전대의 출력전압은 종류에 따라 $76\;mV{\sim}382\;mV$를 얻었으며, 입력 5 mA일때 출력전압의 단기안정도는 ${\pm}5{\sim}15\;ppm4/ 10 min이었다. 공기분위기에서 감응도는 $3.9{\sim}14.5V/W$로 측정되었고, 열전대의 수가 48개인 모델 BF48의 경우 공기중에서의 감응도가 3.9 V/W로써, 56개의 열전대를 갖는 3차원구조 다중접합 열전변환기의 진공분위기에서의 감응도보다 2배 이상 크게 나타났다. 또한 측정전류 10 mA 이하, 측정주파수 $5\;Hz{\sim}2\;kHz$에서의 교류-직류 변환차이는 약 ${\pm}1\;ppm$ 이하이었고, 5 kHz 및 10 kHz에서는 약 $2{\sim}3\;ppm$ 이었다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.7-14
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• 2008

본 논문에서는 $1.0{\mu}m$ BCD 650V 공정을 이용하여 향상된 잡음 내성과 높은 전류 구동 능력을 갖는 고전압 구동 IC를 설계하였다. 설계된 고전압 구동 IC는 500kHz의 고속 동작이 가능하고, 입력 전압의 범위가 최대 650V이다. 설계된 IC에 내장된 상단 레벨 쉬프터는 잡음 보호회로와 슈미트 트리거를 포함하고 있으며 최대 50V/ns의 높은 dv/dt 잡음 내성을 가지고 있다. 또한 설계된 숏-펄스 생성회로가 있는 상단 레벨 쉬프터의 전력 소모는 기존 회로 대비 40% 이상 감소하였다. 이외에도 상 하단 파워 스위치의 동시 도통을 방지하는 보호회로와 구동부의 전원 전압을 감지하는 UVLO(Under Voltage Lock-Out) 회로를 내장하여 시스템의 안정도를 향상시켰다. 설계된 고전압 구동 IC의 특성 검증에는 Cadence사의 spectre 및 PSpice를 이용하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.45-52
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• 2008

본 논문에서는 무선으로 전력과 데이터를 받는 온서 센서 태그 칩을 $0.18-{\mu}m$ CMOS공정으로 제작하였다. 태그 칩 구동에 필요한 전력은 쇼트키 다이오드로 구성된 전압체배기를 이용하여 리더로부터 받는 UHF 대역 (900 MHz) RF 신호를 이용하여 발생시킨다. 태그 칩이 위치한 부분의 온도는 sub-threshold 모드에서 동작하는 새로운 저전력 온도-전압 변환기를 이용하여 측정되고, 이 아날로그 전압은 8-bit 아날로그-디지털 변환기를 통해 디지털 데이터로 표시된다. ASK 복조기와 간단한 디지털 회로로 구성된 회로 블록을 이용해 여러 태그 칩 중에 단일 칩을 선택할 수 있는 식별자 정보를 인식할 수 있다. 제작된 온도 센서는 주변 환경 온도 $20^{\circ}C$ to $100^{\circ}C$ 사이의 온도를 측정한 결과, $0.64^{\circ}C/LSB$의 해상도를 나타내었다. 온도 센서 구동에 필요한 입력 전력은 -11 dBm이었고, 온도 오차는 최대 $0.5^{\circ}C$, 칩 면적은 $1.1{\times}0.34mm^2$, 동작주파수는 100 kHz, 전력소모는 64 ${\mu}W$, 변환율은 12.5 k-samples/sec을 가진다.

• 전기전자학회논문지
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• 제23권1호
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• pp.35-43
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• 2019

본 논문은 10비트 비동기 SAR ADC에 사용되는 CDAC의 선형성을 개선하기 위한 커패시터 자체 보정 기법을 제안한다. 제안된 커패시터 자체 보정 기법은 10비트 CDAC의 상위 5비트의 각각의 커패시터의 값이 하위 커패시터의 값들의 합과 같아지도록 수행된다. Behavioral 시뮬레이션의 결과에 의하면, CDAC의 커패시터의 최대 부정합 오류가 4%일 때, 제안한 커패시터 자체 보정 기법은 DNL과 INL를 각각 -0.810/+0.194LSB와 -0.832/+0.832LSB에서 -0.235/+0.178LSB와 -0.227/ +0.227LSB로 개선시킨다. 1.2V 공급전압과 110nm CMOS 공정을 이용하여 제작된 10비트 비동기 SAR ADC의 면적과 전력소모는 각각 $0.205mm^2$와 1.25mW이다. 20MS/s의 샘플율과 96.13kHz 입력 주파수에 대해 제안한 10비트 비동기 SAR ADC의 측정된 ENOB는 9.194비트이다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.