• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.286-288
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• 2007

In this paper, the fast locking PLL Frequency Synthesizer with low phase noise in a 0.18um CMOS process is presented. Its main application IS for the 915MHz ISM band wireless transponder upon the CPFSK (Continuous Phase Frequency Shift Keying) modulation scheme. Frequency synthesizer, which in this paper, is designed based on self-biased techniques and is independent with processing technology when damping factor and bandwidth fixed to most important parameters as operating frequency ratio, broad frequency range, and input phase offset cancellation. The proposed frequecy synthesizer, which is fully-integrated and is in 320M $^{\sim}$ 960MHz of the frequency range with 10MHz of frequency resolution. And its is implemented based on integer-N architecture. Its power consumption is 50mW at 1.8V of supply voltage and core area is $540{\mu}m$ ${\times}$ $450{\mu}m$. The measured phase noises are -117.92dBc/Hz at 10MHz offset, with low settling time less than $3.3{\mu}s$.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1125-1134
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• 2011

본 논문에서는 DTV 응용을 위한 광대역 주파수 합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수 합성기는 DTV의 모든 주파수 대역을(48MHz~1675MHz) 만족한다. 하나의 VCO만을 사용하여 광대역을 만족시킬 수 있는 구조를 제안하였으며, 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, VCO의 발진주파수 범위는 1.85GHz~4.22GHz이며, 4.2GHz에서 위상잡음은 100kHz offset에서 -89.7dBc/Hz이다. VCO 이득은 62.4~95.8MHz/V(${\pm}21.0%$)이고 주파수 간격은 22.9~47.9MHz(${\pm}35.3%$)이다. 설계된 주파수합성기의 고착시간은 약 $0.15{\mu}s$이다. 제작된 칩을 측정한 결과 VCO는 2.05~3.4GHz의 대역에서 발진하는 것을 확인하였다. 설계된 주파수 보다 shift down 되었지만 마진을 두어서 설계를 하였기 때문에 DTV 튜너로 사용할 수 있는 주파수 대역은 만족한다. 설계된 회로는 1.8V 전원 전압에서 23~27mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $2.0mm{\times}1.5mm$이다.