본 논문에서는 2대 이상의 소형 발전기를 사용하는 환경에서 부하의 전력 소비량을 이용하여 에너지를 절약하는 전력 관리 시스템을 제안하고 개발하였다. 고속의 하드웨어 플로팅 포인트 연산처리가 가능한 TI사의 TMS320C6713 DSP 칩을 사용하여 하드웨어를 구성하였으며, 시리얼 통신을 이용하여 모니터링 PC와 통신하게 하였다. 모니터링 PC에서 수동제어가 가능하도록 하였으며, DSP main board에서 CT/PT센서로 수집한 데이터를 이용하여 자동적으로 발전기를 on/off 할 수 있도록 구현하였다. 실험 결과 본 논문에서 제안한 전력 관리 시스템이 이상 없이 동작하는 것을 확인할 수 있었으며, 부하의 전력사용량을 이용하여 에너지를 절약하는 알고리즘을 적용하였을 경우 소형 발전기 2대를 지속적으로 사용할 때 보다 더욱 오래 전력을 공급하는 것을 알 수 있었다.
재생에너지는 주변 환경으로부터 다양한 방법으로 다양한 형태로 획득 하는 에너지이다. 최근 기능성 고분자 복합물(EAP)을 활용하여 압력이나 진동 등의 물리적 에너지를 전기 에너지로 전환 저장, 활용하는 집전 기술이 주목 받고 있다. EAP의 한 종류인 IPMC(Ionic exchange Polymer Composite)는 친수성 특성을 가지고 있어 해양 발전 플랜트 에너지원으로 연구가 진행중이다. IPMC를 활용한 해양 발전 플랜트 연구는 시간적 제약이 없어 실시간으로 IPMC에서 생성되는 전력을 측정 할 수 있는 시스템이 필요하며, 해상에 떠있는 발전 플랜트 특성상 유선을 통한 전력 측정 시스템 구동 및 데이터 전송이 어려워 자가 발전 및 무선 데이터 전송 시스템이 필요하다. 본 연구에서는 IPMC 해양 발전 플랜트의 모니터링 시스템을 개발하고자 한다. 다수의 IPMC 발전 플랜트에 대한 개별적인 전류/전압 측정 시스템을 구축하고 이를 CAN 통신을 활용하여 메인 시스템에 모든 정보를 수집 및 무선 통신으로 데이터 전송이 이루어지도록 하며, 태양광을 이용하여 자가 발전시스템을 구축하여 외부의 공급전력 없이 실시간으로 측정시스템이 구동 할 수 있는 모니터링 시스템을 개발하고자 한다.
인류의 한정된 석유자원의 개발은 유가의 상승과 함께 필연적으로 심해지역의 유전을 탐사하고 개발하고 있다. 이러한 심해지역에는 심층수의 온도가 약 $4^{\circ}C$이고 표층수의 온도는 약 $30^{\circ}C$로 이때의 온도 차이를 이용하여 발전설비를 가동하는 Ocean Thermal Energy Conversion(OTEC) 기술에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 기존의 심해지역에 설치되는 FPSO(Floating Production Storage Offloading; 부유식 생산설비)에서 수심 100m의 해수를 냉각수로 이용하는 조건을 400m까지 변경하는 조건으로 하고, FPSO에서 냉각수로 사용되고 배출되는 해수를 이용하여 Discharged Thermal Energy Conversion(DTEC) 발전장치를 적용하는 방안을 설계하고 해석하였다. 기존의 설계 수심보다 깊은 수심에서 냉각수를 취수하여 DTEC 시스템을 적용하면 수심에 따라 보다 많은 전력을 생산할 수 있는 시스템의 설계가 가능한 것을 확인하였다. FPSO와 OTEC 발전설비의 유사성을 고려하였을 때, 심해지역의 FPSO에 DTEC 시스템을 적용하여 기술을 축적하고 유전의 수명이 다한 뒤에 OTEC 발전설비로 개조한다면 자원개발과 지속가능한 발전이라는 두 가지 중요한 과제를 이룰 수 있을 것이다.
최근 화석연료의 사용증가에 따라 대량으로 배출되는 이산화탄소는 지구 온난화 현상을 일으키는 온실가스 중 하나로 지정되어 국제협약을 통하여 온실가스의 배출을 저감하도록 규제하고 있다. 본 연구에서는 이산화탄소를 저감하는 방법 중의 하나로, 3세대 바이오매스 생산시스템인 해조류를 활용한, 지속가능한 신 개념의 FPSO로서 해상환경 바이오매스 생산시스템의 최적구조를 설계하였다. 이를 위해 격자로 구조물을 설치한 후 해조류의 주변에 LED 조명을 비추어 성장을 최대화 시키는 시스템을 구상하였다. 그리고 기존 해조류의 성장자료를 통하여 해조류의 성장 모델을 만든 후 풍력발전기와 LED 조명을 포함하는 바이오매스 생산시스템을 모델링하여 최적화 도구인 GAMS 프로그램을 이용하여 본 시스템이 환경적 관점뿐만 아니라 경제성 측면에서도 타당성을 가질 수 있는 최적구조를 설계하였다. 또한 기존의 해상환경 바이오매스 생산시스템과 비교하여 최적구조를 제안하였다.
세계금융위기의 근본적인 원인은 시장과 제도의 괴리에서 나오는 '제도의 실패'라고 할 수 있다. 특히 현재의 국제통화제도는 무제도(non-system)나 다름없다고 할 수 있다. 현재 당면하고 있는 국제통화제도의 문제점들을 볼 때 개편 방향의 핵심은 (1) 수요 측면에서는 과대한 외환보유고를 축적하려는 인센티브를 어떻게 줄일 수 있을 것인가 하는 것이며, (2) 공급 측면에서는 현재 미국 달러화에 주로 의존하고 있는 제도를 탈피, 보다 다양한 국제통화 혹은 대체적 외화준비자산(SDR을 포함하여)으로 전환해 나가거나 혹은 보다 근본적인 개혁방안으로서 새로운 세계통화(global reserve currency)를 창출하는 것이다. 그리고 (3) 이러한 변화를 뒷받침 하기 위해 필요한 기구적 개편, 특히 IMF의 개혁을 추진하는 것이다. 이러한 개편은 현실적 국제역학관계로 볼 때 오직 점진적으로 일어날 수 있는 것이다. 따라서 현재 세계경제의 안정적 성장을 위해 중요한 것은 이러한 개편을 점진적으로 추진함과 동시에 주요국 간의 거시경제정책공조를 이뤄 나가는 것이다. 이러한 과정을 원활히 해나가기 위해서는 효율적인 세계경제 지배구조를 갖추는 것이 필수적이다. 세계금융위기 이후 출범한 G20 정상회의가 효율적인 협의체가 되기 위해서는 의사결정이 원활히 이루어질 수 있는 방안과 장치를 세워나갈 필요가 있다. 사무국(secretariat) 혹은 그와 유사한 기능을 행사할 수 있는 조직의 설립과 위원회제도 같은 것을 활용할 필요가 있을 것으로 보인다.
본 연구에서는 터보과급기의 성능을 저해하는 주요 인자 중 하나인 마찰손실에 대한 연구를 수행하였다. 실제 엔진에서 빈번하게 사용되는 저속 구간에서의 승용차용 터보과급기의 마찰손실 측정 장치를 개발하고, 저속 영역에서 작동하는 터보과급기의 마찰손실을 측정하였다. 플로팅 타입의 승용차용 터보과급기 저널 베어링를 실험 대상으로 선정하였으며, 마찰손실 측정 장치는 구동 모터, 오일 공급 시스템, 마그네틱 커플링으로 구성하였다. 실제 차량의 저속 운전 상황을 모사할 수 있도록 설계, 제작되었고, 터보과급기 회전속도, 오일 온도 및 압력을 실험 변수로 선정하였다. 또한, 마찰손실 측정 장치는 로드 셀을 사용하여 발생하는 마찰 토크를 직접 측정하여 마찰손실을 산출하였으며, 커플링을 통해 구동 모터의 동력을 터보과급기 축에 전달하고, 오일 온도 및 압력을 조절하였다. 오일 압력 3bar와 4bar로 오일을 공급하는 상태에서 오일 온도를 $50^{\circ}C$에서 $100^{\circ}C$까지 $10^{\circ}C$ 간격으로 변화시키면서 터보과급기를 회전수 30,000~90,000rpm으로 작동시켰다. 터보과급기 회전속도 증가할 때 마찰손실은 증가하였으며, 과급기 회전속도의 1.6 승에 비례함을 보였다. 오일 온도가 증가함에 따라 마찰손실은 감소하였으며, 오일 압력이 증가함에 따라 마찰손실은 증가하였다. 따라서 적절한 오일 온도와 압력을 유지하는 것이 필요하다.
OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.
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[게시일 2004년 10월 1일]
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