• Molecules and Cells
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• 제19권1호
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• pp.104-113
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• 2005

Large inversions are well characterized in the chloroplast genomes of land plants. In contrast, reports of small inversions are rare and involve limited plant groups. In this study, we report the widespread occurrence of small inversions ranging from 5 to 50 bp in fully and partially sequenced chloroplast genomes of both monocots and dicots. We found that small inversions were much more common than large inversions. The small inversions were scattered over the chloroplast genome including the IR, SSC, and LSC regions. Several small inversions were uncovered in chloroplast genomes even though they shared the same overall gene order. The majority of these small inversions were located within 100 bp downstream of the 3' ends of genes. All had inverted repeat sequences, ranging from 11 to 24 bp, at their ends. Such small inversions form stem-loop hairpin structures that usually have the function of stabilizing the corresponding mRNA molecules. Intra-molecular recombination between the inverted sequences in the stem-forming regions are responsible for generating flip-flop orientations of the loops. The presence of two different orientations of the stem-loop in the trnL-F noncoding region of a single species of Jasminum elegans suggests that a short inversion can be generated within a short period of time. Small inversions of non-coding sequences may influence sequence alignment and character interpretation in phylogeny reconstructions, as shown in nine species of Jasminum. Many small inversions may have been generated by parallel or back mutation events during chloroplast genome evolution. Our data indicate that caution is needed when using chloroplast non-coding sequences for phylogenetic analysis.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.20-27
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• 2011

모바일 기기에 장착되는 CMOS 이미지 센서(CIS) 칩은 배터리 용량의 한계로 인해 저전력 소모를 요구한다. 본 논문에서는 전력소모를 줄일 수 있는 데이터 플립플롭 회로와 새로운 저전력 구조의 Single-Slope A/D Converter(SS-ADC)를 사용한 이미지 센서를 설계하여 모바일 기기에 사용되는 CIS 칩의 전력 소모를 감소시켰다. 제안하는 CIS는 $2.25um{\times}2.25um$ 면적을 갖는 4-Tr Active Pixel Sensor 구조를 사용하여 QVGA($320{\times}240$)급 해상도를 갖도록 설계되었으며 0.13um CMOS 공정에서 설계되었다. 실험 결과, CIS 칩 내부의 SS-ADC 는 10-b 해상도를 가지며, 동작속도는 16 frame/s 를 만족하였고, 전원 전압 3.3V(아날로그)/1.8V(Digital)에서 25mW의 전력 소모를 보였다. 측정결과로부터 제안된 CIS 칩은 기존 CIS 칩에 비해 대기시간동안 약 22%, 동작시간동안 약 20%의 전력이 감소되었다.

• 컴퓨터교육학회논문지
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• 제22권5호
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• pp.27-37
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• 2019

본 연구는 고등학생 대상 온라인 시뮬레이션 기반 HW설계 학습에서 학습자들의 성찰수준을 분석하기 위해, 5차시 HW설계 학습을 실시하고, 차시별 5개 성찰내용에 따른 성찰수준을 분석하였다. 또한 HW설계 학습의 만족도와 필요성을 조사하였다. 차시별 성찰수준 차이 분석 결과, 3차시 D-Flip Flop 학습의 성찰 수준이 1.23점(2점 만점)으로 가장 높았다. 성찰내용 간의 상관관계를 분석한 결과, 학습내용과 과제 해결 방법에서 높은 정적 상관관계(r=.781, p<.01)를, 과제 해결 방법과 다른 해결 방법에서 부적 상관관계(r=-.615, p<.05)를 나타냈다. HW설계 학습 만족도 조사 결과는 4.2점(5점 만점)을 나타냈으며, 대부분의 학생들이 고등학생 대상 HW설계 학습이 필요하고, 현재의 학습내용은 다소 어렵다는 의견이 많았다. 이를 통해 향후 HW설계 학습은 기초-심화로 구성된 콘텐츠와 온 오프라인이 병행된 교육과정 구성이 필요함을 알 수 있었다.

• 전자공학회논문지
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• 제51권11호
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• pp.187-192
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• 2014

카메라와 같이 연속적인 영상을 제공하는 환경에서 특징 점들을 추출하기 위해 다양한 알고리즘들이 연구되고 있다. 특히, FAST (Feature from Accelerated Segment Test) 알고리즘은 연산 구조가 간단하고 실시간 특징 점 추출이 용이하여 FPGA 기반 하드웨어 가속기로 구현되어 사용되고 있다. 사용된 FAST 하드웨어 가속기는 특징 점을 추출하기 위해 임계값을 필요로 한다. 임계값은 영상에서 추출되는 특징 점의 기준이 되는 값으로, 값의 크기에 따라 추출되는 특징 점의 개수가 정해질 뿐만 아니라 전체 수행시간에도 영향을 주기 때문에, 일정한 수행시간 동안에 많은 특징 점들을 추출하기 위해서는 적절한 임계값 제어 방법이 요구된다. 본 논문에서는 임계값 제어를 위해 PI 제어기를 제안한다. 제안한 PI 제어기는 시험 영상들을 통해 기능 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반의 로직으로 구현 비용을 계산하였다. 제안한 PI 제어기는 47개의 Flip Flops, 146개의 LUTs, 그리고 91개의 Slices을 사용해, FAST 하드웨어 가속기 2.1%의 Flip Flop, 4.4%의 LUTs, 그리고 4.6%의 Slice에 해당하는 적은 비용으로 구현되었다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.1-9
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• 2006

System-On-Chip(SoC) 설계에서 글로벌 와이어는 성능에 큰 영향을 끼친다. 이 때문에 플림플롭이나 래치를 사용한 와이어 파이프라이닝이 필요하게 되었다. 래치는 플립플롭에 비해 타이밍 제약이 유연하므로 래치 파이프라이닝이 플립플롭에 비해 클락 주기를 더 작게 할 수 있다. 리타이밍은 회로의 메모리 요소를 이동시켜 최적화된 클락 주기를 얻는 방법이다. SoC 리타이밍은 기존의 게이트 레벨 리타이밍과 달리 SoC 회로를 대상으로 한다. 본 논문에서는 기존의 플립플롭을 사용한 SoC 리타이밍 방법을 래치를 사용한 경우에도 적용할 수 있게 확장 시켰다. 본 논문에서는 래치를 사용한 SoC 리타이밍 문제를 해결하기 위해 MILP로 식을 세우고, 이를 고정점 계산을 통해 효과적으로 해결 하였다. 실험 결과 본 논문의 방법을 적용할 경우 플립플롭 SoC 리타이밍에 비해 평균적으로 클락 주기를 10% 감소시킬 수 있었다.

• 전기전자학회논문지
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• 제7권1호
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• pp.9-15
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• 2003

본 논문은 암호화 장치 및 오류정정부호화 장치 등에서 핵심적으로 사용되고 있는 유한체승산기(finite-field multiplier)의 최적화된 구조를 제안한다. 제안된 구조는 LFSR(Linear Feedback Shift Register)구조를 갖는 유한체 승산기에서 소비전력과 회로면적을 최소화 하여 기존의 LFSR 구조를 바탕으로 하는 유한체 승산기에 비하여 효율적인 승산을 이루도록 한다. 기존의 LFSR 구조의 유한체 승산기는 m비트의 다항식을 승산 하는데 3${\cdot}$m개의 플립플롭(flip-flop)이 필요하다. 1개의 플립플롭은 2개의 래치(latch)로 구성되기 때문에 6${\cdot}$m개의 래치가 소요된다. 본 논문에서는 4${\cdot}$m개의 래치(m 개의 플립플롭과 2${\cdot}$m개의 래치)로 m 비트의 다항식을 승산 할 수 있는 유한체 승산기를 제안하였다. 본 논문의 유한체 승산기는 기존의 LFSR 구조의 유한체 승산기에 비하여 회로구현에 필요한 래치의 개수가 1/3(약 33%)이 감소하였다. 결과적으로 기존의 방법에 비하여 저 소비전력 및 저 면적의 유한체 승산기를 암호화 장치 및 오류정정부호화 장치 등에서 효과적으로 사용이 가능하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.443-450
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• 2013

This paper propose a new ROM data encoding method that takes into account of a sequential access pattern to reduce the power consumption in ROMs used in applications such as FIR filters that access the ROM sequentially. In the proposed encoding method, the number of 1's, of which the increment leads to the increase of the power consumption, is reduced by applying an exclusive-or (XOR) operation to a bit pair composed of two consecutive bits in a bit line. The encoded data can be decoded by using XOR gates and D flip-flops, which are usually used in digital systems for synchronization and glitch suppression. By applying the proposed encoding method to coefficient ROMs of FIR filters designed by using various design methods, we can achieve average reduction of 43.7% over the unencoded original data in the power consumption, which is larger reduction than those achieved by previous methods.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.425-432
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• 1995

본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다.

• 대한전자공학회논문지
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• 제13권3호
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• pp.1-6
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• 1976

이 논문에서는 Boolean difference를 이용하여 combinational 및 sequential 논리회로에서 발생하는 기능적인 고장에 대한 test pattern을 얻는 방법을 연구하였다. 이 방법은 test pattern을 얻고자 하는 회로의 Boolean 함수의 Boolean difference를 계산하므로써 체계적으로 test pattern을 얻는 절차를 보여주고 있다. 컴퓨터에 의한 실험결과에 의하며 이 방법은 combinational 회로 및 asynchronous sequential 회로에 적합하며, clock이 있는 flip flop을 적당히 모형화함으로서 이 방법을 synchronous sequential회로에도 적용할 수 있음이 입증되었다. In this paper, a method of test pattern generation for the functional failure in both combinational and sequentlal logic networks by using exterded Boole an difference is proposed. The proposed technique provides a systematic approach for the test pattern generation procedure by computing Boolean difference of the Boolean function that represents the Logic network for which the test patterns are to be generated. The computer experimental results show that the proposed method is suitable for both combinational and asynchronous sequential logic networks. Suitable models of clocked flip flops may make it possible for one to extend this method to synchronous sequential logic networks.