• 한국전자통신학회논문지
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• 제5권4호
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• pp.443-449
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• 2010

전류 테스팅은 기존의 전압 테스트 방식에 비해서 높은 고장 검출과 진단 능력을 가진 효과적인 테스트 방식이다. 그러나 상대적으로 느린 전류 테스팅을 위해서 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 검출 기법이 필요하다. 본 논문에서는 전류 테스팅을 위한 다양한 고장모델에 적용 가능한 객체기반의 고장 검출 기법을 제안한다. ISCAS 벤치마크 회로의 실험결과을 통해서 제안된 방식이 고려되는 고장의 수를 효과적으로 감소시킬 수 있고 다양한 전류 테스팅 고장모델에 적용 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.63-71
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• 2003

IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

• E2M - 전기 전자와 첨단 소재
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• 제10권4호
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• pp.349-354
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• 1997

This paper aims at studying the improvement of test method for t-weight sensitive fault (t-wsf) detect. The development of RAM fabrication technology results in not only the increase at device density on chips but also the decrease in line widths in VLSI. But, the chip size that was large and complex is shortened and simplified while the cost of chips remains at the present level, in many cases, even lowering. First of all, The testing patterns for RAM fault detect, which is apt to be complicated , need to be simplified. This new testing method made use of Local Lower Bound (L.L.B) which has the memory with the beginning pattern of 0(l) and the finishing pattern of 0(1). The proposed testing patterns can detect all of RAM faults which contain stuck-at faults, coupling faults. The number of operation is 6N at 1-weight sensitive fault, 9,5N at 2-weight sensitive fault, 7N at 3-weight sensitive fault, and 3N at 4-weight sensitive fault. This test techniques can reduce the number of test pattern in memory cells, saving much more time in test, This testing patterns can detect all static weight sensitive faults and pattern sensitive faults in RAM.

• 전자공학회논문지A
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• 제33A권3호
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• pp.176-186
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• 1996

As the density of VLSI increases, the conventional logic testing is not sufficient to completely detect the new faults generated in design and fabrication processing. Recently, IDDQ testing becomes very attractive since it can overcome the limitations of logic testing. In this paper, G-ATPG (gyeongsang automatic test pattern genrator) is designed which is able to be adapted to IDDQ testing for combinational CMOS VLSI. In G-ATPG, stuck-at, transistor stuck-on, GOS (gate oxide short)or bridging faults which can occur within priitive gate or XOR is modelled to primitive fault patterns and the concept of a fault-sensitizing gate is used to simulate only gates that need to sensitize the faulty gate because IDDQ test does not require the process of fault propagation. Primitive fault patterns are graded to reduce CPU time for the gates in a circuit whenever a test pattern is generated. the simulation results in bench mark circuits show that CPU time and fault coverage are enhanced more than the conventional ATPG using IDDQ test.

• 한국통신학회논문지
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• 제27권1C호
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• pp.96-102
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• 2002

전류 테스팅은 전류 테스팅은 CMOS 회로의 합선고장을 효과적으로 검출할 수 있는 기법이다. 그러나 합선고장의 복잡도가 O($n^2$)이고, 또한 전류 테스트 방식이 전압 테스트 방식에 비해서 상대적으로 긴 테스트 시간이 필요하기 때문에 두 합선된 노드가 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 무해고장 검출기법이 필요하다. 이러한 무해고장은 보다 정확한 고장 검출율을 위해서 ATPG 툴을 이용하여 검출될 수 있어야 한다. 본 논문에서는 효율적인 전류 테스트를 위한 객체 기반의 무해고장 검출기법을 제안한다. ISCAS 벤치마크 회로에 대한 실험을 통해서 제안된 기법이 기존의 다른 방식보다 더 효과적임을 보여주었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 C
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• pp.1126-1129
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• 1999

In this paper theoretical review for the design and the algorithm of Artificial Fault Generator, on the power distribution center is which able to purposely generate and get rid of fault with the view of testing distribution systems including switchgears, was made. For the following paper verification with EMTP will be performed in order to review the function and the algorithm so that the optimized design can be established.

• 한국철도학회:학술대회논문집
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• 한국철도학회 1998년도 창립기념 춘계학술대회 논문집
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• pp.408-418
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• 1998

This paper presents the implementation of comparator which is self-testing with respect to the faults caused by any single physical defect likely to occur in NMOS and CMOS integrated circuit. The goal is to use it for the fault-tolerant system. First, a new fault model for PLA(Programmable Logic Array) is presented. This model reflects several physical defects in VLSI circuits. It focuses on the designs based on PLA because VLSI chips are far too complex to allow detailed analysis of all the possible physical defects that can occur and of the effects on the operation of the circuit. Second, this paper shows that these design, which has been implemented with 2 level AND-ORor NOR-NOR circuit, are optimal in term of size. And it also presents a formal proof that a comparator implemented using NOR-NOR PLA, based on these design, is sol f-testing with respect to most single faults in the presented fault model. Finally, it discusses the application of the self-testing comparator as a building block for the implementation of the fault-tolerant system.

• International Journal of Reliability and Applications
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• 제8권1호
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• pp.53-66
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• 2007

This paper proposes a new non-homogeneous Poisson process software reliability growth model based on the coverage information. The new model incorporates the coverage information in the fault detection process by assuming that only the faults in the covered constructs are detectable. Since the coverage growth behavior depends on the testing strategy, the fault detection process is first modeled for the general testing strategy and then realized for the uniform testing. Finally the model for the uniform testing is empirically evaluated by applying it to real data sets.

• 한국통신학회논문지
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• 제22권7호
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• pp.1394-1402
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• 1997

In this work, an efficient test algorithm and BIST architeture a for embedded memories are presented. The proposed test algorithm can fully detect stuck-at fault, transition fault, coupling fault. Moreover, the proposed test algorithm can detect nighborhood pattern sensitive fault which could not be detected in previous march test algoarithms. The proposed test algorithm perposed test algorithm performs testing for neghborhood pattern sensitive fault using backgroung data which has been used word-oriented memory testing.

• 한국항행학회논문지
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• 제14권1호
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• pp.119-126
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• 2010

지난 30여년간 개발소프트웨어의 잔여결함, 결함률 및 신뢰도와 같은 신뢰도 척도를 분석하기 위해 소프트웨어의 신뢰도 성장 모델이 개발되어 왔다. 이들 대부분은 개발중 검출되는 소프트웨어의 오류가 완벽하게 수정되는 것으로 가정하였다. 즉, 이들은 테스트중에 검출되는 오류가 완벽하게 제거되는 것을 가정하여 그들의 연구를 진행해왔던 것이다. 그러나 오류를 검출하는 것이 어려울 뿐만 아니라 그 과정에서 새로운 오류가 도입되기도 하기 때문에 오류를 완벽하게 제거하기는 대단히 어렵다. 따라서 본 논문에서는 그동안 가장 보편 타당한 것으로 평가되어 왔던 웨이불형과 비교하여 로지스틱 테스트 노력함수를 적용한 불왼전한 소프트웨어의 테스트 노력을 제안하여 연구 검토한다.