• 대한전자공학회논문지TC
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• 제40권10호
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• pp.67-78
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• 2003

인터넷 트래픽의 폭발적인 증가로 인한 높은 대역폭의 요구와 광 네트워크 기술이 발전되면서 DWDM 네트워크가 국가적 혹은 범세계적인 차세대 광 인터넷(NGOI) 백본망의 대안으로 인식되고 있다. 이러한 DWDM 네트워크 기반의 NGOI에서는 RWA(Routing and Wavelength Assignment) 문제와 생존성이 중요한 이슈가 되고 있다. 특히 높은 데이터 전송율을 가지는 DWDM 네트워크에서 일어나는 짧은 서비스 파괴는 막대한 트래픽 손실을 야기하므로, AOTN에서의 fault/attack 검출, 지역화, 그리고 회복시킴은 가장 중요한 이슈 중 하나가 된다. 본 논문에서는 다양한 광 백본망 소자들의 fault/attack 취약성 분석을 통한 fault/attack 관리 모델을 제안하고, IP/GMPLS over DWDM 내의 제어프로토콜인 Extended-LMP (Link Management Protocol)와 RSVP-TE+(Resource Reservation Protocol-Traffic Engineering)를 이용하여 fault/attack 회복 절차를 제시한다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.96-102
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• 2002

전류 테스팅은 전류 테스팅은 CMOS 회로의 합선고장을 효과적으로 검출할 수 있는 기법이다. 그러나 합선고장의 복잡도가 O($n^2$)이고, 또한 전류 테스트 방식이 전압 테스트 방식에 비해서 상대적으로 긴 테스트 시간이 필요하기 때문에 두 합선된 노드가 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 무해고장 검출기법이 필요하다. 이러한 무해고장은 보다 정확한 고장 검출율을 위해서 ATPG 툴을 이용하여 검출될 수 있어야 한다. 본 논문에서는 효율적인 전류 테스트를 위한 객체 기반의 무해고장 검출기법을 제안한다. ISCAS 벤치마크 회로에 대한 실험을 통해서 제안된 기법이 기존의 다른 방식보다 더 효과적임을 보여주었다.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.14-21
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• 1997

In delay-optimized designs, timing failures due to manufacturing delay defects are more likely to occur because the average timing slacks of paths decrease and the system becomes more sensitive to smaller delay defect sizes. In this paper, the impact of delay optimized logic circuits on delay fault testing will be discussed and compared to the case for non-optimized designs. First, we provide a timing optimization procedure and show that the resultant density function of path delays is a delta function. Next we also discuss the impact of timing optimization on the yield of a manufacturing process and the defect level for delay faults. Finally, we will give some recommendations on the determination of the system clock time so that the delay-optimized design will have the same manufacturing yield as the non-optimized design and on the determination of delay fault coverage in the delay-optimized design in order to have the same defect-level for delay faults as the non-optimized design, while the system clock time is the same for both designs.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.383-386
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• 2000

There are some variations in quiescent supply current or TTL SSIs. Thus, some variations in quiescent supply current of logic circuits made of TTL SSIs will be generated. The variations make it difficult to apply supply current test methods to tests of TTL circuits. In this paper, in order to examine the applicability to R circuits, fault coverages of a supply current test method for open faults in some ISCAS-85 benchmark circuits are evaluated, Which are made of TTL LS-type SSIs. The experimental results shows that if SSIs are used for implementation having the variation of quiescent supply current within 1%, supply current test methods are applicable for the tests.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.359-362
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• 2000

In this paper, we propose a test pattern generation algorithm on the basis of the identification of undetectable faults for Speed-Independent(SI) asynchronous control circuits. The proposed methodology generates tests from the specification of a target circuit, which describes the behavior of the circuit in the form of Signal Transition Graph (STG). The proposed identification method uses only topological information of a target circuit and reachability information of a fault-free circuit, which is generated in the form of Binary Decision Diagram(BDD) during pre-processing. Experimental results show that high fault coverage over single input stuck-at fault model is obtained for several synthesized SI circuits and the use of the identification process as a preprocessing decreases execution time of the proposed test generation with negligible costs.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.24-24
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다

• Journal of information and communication convergence engineering
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• 제3권1호
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• pp.28-32
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• 2005

In this paper, we propose a novel test method to effectively detect hard and soft faults in CMOS 2-stage op-amps. The proposed method uses a very high frequency sinusoidal signal that exceeds unit gain bandwidth to maximize the fault effects. Since the proposed test method doesn't require any complex algorithms to generate the test pattern and uses only a single test pattern to detect all target faults, therefore test costs can be much reduced. The area overhead is also very small because the CUT is converted to a unit gain amplifier. Using HSPICE simulation, the results indicated a high degree of fault coverage for hard and soft faults in CMOS 2-stage op-amps. To verify this proposed method, we fabricated a CMOS op-amp that contained various short and open faults through the Hyundai 0.65-um 2-poly 2-metal CMOS process. Experimental results for the fabricated chip have shown that the proposed test method can effectively detect hard and soft faults in CMOS op-amps.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권3호
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• pp.1566-1582
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• 2019

Silent Data Corruptions (SDCs) is a serious reliability issue in many domains of computer system. The identification and protection of the program instructions that cause SDCs is one of the research hotspots in computer reliability field at present. A lot of solutions have already been proposed to solve this problem. However, many of them are hard to be applied widely due to time-consuming and expensive costs. This paper proposes an intelligent approach named SDCPredictor to identify the instructions that cause SDCs. SDCPredictor identifies SDC-causing Instructions depending on analyzing the static and dynamic features of instructions rather than fault injections. The experimental results demonstrate that SDCPredictor is highly accurate in predicting the SDCs proneness. It can achieve higher fault coverage than previous similar techniques in a moderate time cost.

• 한국정보통신학회논문지
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• 제11권12호
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• pp.2311-2318
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• 2007

유한고장수를 가진 비동질적인 포아송 과정에 기초한 모형들에서 잔존 오류 1개당 고장 발생률은 일반적으로 상수, 혹은 단조증가 및 단조 감소 추세를 가지고 있다. 소프트웨어 제품의 정확한 인도시기를 예측하거나 효용성 및 신뢰성을 예측하기 위해서는 소프트웨어 테스팅 과정에서 중요한 요소인 테스트 커버리지를 이용하면 보다 효율적인 테스팅 작업을 할 수 있다. 이런 모형을 ENHPP모형이라고 한다. 본 논문에서는 기존의 소프트웨어 신뢰성 모형인 지수 커버리지 모형과 S-커버리지 모형을 재조명하고 이 분야에 적용될 수 있는 Kappa 분포를 이용한 모형인 Kappa 커버리지 모형을 제안하였다. 고장 간격시간으로 구성된 자료를 이용한 모수추정 방법은 최우추정법과 일반적인 수치해석 방법인 이분법을 사용하여 모수 추정을 실시하고 효율적인 모형 선택은 편차자승합(SSE) 및 콜모고로프 거리를 적용하여 모형들에 대한 효율적인 모형 선택도 시도 하였다. 수치적인 예에서는 실제 고장자료를 통하여 분석하였다 이 자료들에서 기존의 모형과 Kappa 커버리지 모형의 비교를 위하여 산술적 및 라플라스 검정, 편의 검정 등을 이용하였다.

• 한국컴퓨터정보학회논문지
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• 제12권6호
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• pp.89-96
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• 2007

유한고장수를 가진 비동질적인 포아송 과정에 기초한 모형들에서 잔존 오류 1개당 고장 발생률은 일반적으로 상수, 혹은 단조증가 및 단조 감소 추세를 가지고 있다. 소프트웨어 제품의 정확한 인도시기를 예측하거나 효용성 및 신뢰성을 예측하기 위해서는 소프트웨어 테스팅 과정에서 중요한 요소인 테스트 커버리지를 이용하면 보다 효율적인 테스팅 작업을 할 수 있다. 본 논문에서는 기존의 소프트웨어 신뢰성 모형인 지수 커버리지 모형과 S-커버리지 모형을 적용하고 이 분야에 적용 될 수 있는 변형 커버리지 모형(중첩모형 및 혼합모형) 비교 문제를 제안하였다. 고장 간격시간으로 구성된 자료를 이용한 모수추정 방법은 최우추정법과 수치해석 방법인 이분법을 사용하여 모수 추정을 실시하고 효율적인 모형 선택은 편차자승합(SSE)을 이용하였다.