• International Journal of Precision Engineering and Manufacturing
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• 제8권2호
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• pp.20-25
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• 2007

This paper describes a second-generation dual sine-grid surface encoder for 2-D position measurements. The surface encoder consisted of a 2-D grid with a 2-D sinusoidal pattern on its surface, and a 2-D angle sensor that detected the 2-D profile of the surface grid The 2-D angle sensor design of previously developed first-generation surface encoders was based on geometric optics. To improve the resolution of the surface encoder, we fabricated a 2-D sine-grid with a pitch of $10{\mu}m$. We also established a new optical model for the second-generation surface encoder that utilizes diffraction and interference to generate its measured values. The 2-D sine-grid was fabricated on a workpiece by an ultra precision lathe with the assistance of a fast tool servo. We then performed a UV-casting process to imprint the sine-grid on a transparent plastic film and constructed an experimental setup to realize the second-generation surface encoder. We conducted tests that demonstrated the feasibility of the proposed surface encoder model.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.943-946
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• 2006

XML(Extensible Markup Language)은 운영환경에 독립적인 문서형식을 정의할 수 있다는 장점으로 인해 많은 사용자층을 확보하여 현재 가장 널리 쓰이는 문서형식 중의 하나가 되었다. 그러나 이러한 XML이 모바일 분야와 같이 제한된 메모리와 빠른 전승속도를 요구하는 환경에서도 쓰이게 됨에 따라 파일의 용량과 전송속도에 대한 문제점이 새롭게 대두되고 있다. 이에 XML의 바이너리화에 대한 논의가 진행되고 있으며, XML의 구조를 유지하여 기존의 장점을 최대한 살리면서 문서 크기를 줄일 수 있는 방안으로 XML 정보셋을 이용한 Fast Infoset 방식이 주목을 받고 있다. 이에 본 논문에서는 XML을 바이너리화하기 위하여 Fast Infoset 방식 및 ASN.1(Abstract Syntax Notation One)의 인코딩 방법 중 하나인 PER(Packed Encoding Rules)을 이용하여 모듈을 설계하였으며, XML 문서가 바이너리 XML 문서로 인코딩되는 과정을 단계적으로 확인할 수 있는 인터페이스로 인코더를 구현하였다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권7호
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• pp.2464-2479
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• 2014

Multi-view video coding is an international encoding standard that attains good performance by fully utilizing temporal and inter-view correlations. However, it suffers from high computational complexity. This paper presents a fast encoder design to reduce the level of complexity. First, when the temporal correlation of a group of pictures is sufficiently strong, macroblock-based inter-view prediction is not employed for the non-anchor pictures of B-views. Second, when the disparity between two adjacent views is above some threshold, frame-based inter-view prediction is disabled. Third, inter-view prediction is not performed on boundary macroblocks in the auxiliary views, because the references for these blocks may not exist in neighboring views. Fourth, finer partitions of inter-view prediction are cancelled for macroblocks in static image areas. Finally, when estimating the disparity of a macroblock, the search range is adjusted according to the mode size distribution of the neighboring view. Compared with reference software, these techniques produce an average time reduction of 83.65%, while the bit-rate increase and peak signal-to-noise ratio loss are less than 0.54% and 0.05dB, respectively.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.75-82
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• 2004

압축 과정 중에 빠른 처리율을 보여주는 렘펠-짚 알고리즘의 결합에 의하여 채널 전송율은 증가한다. 영상정보의 압축 과정동안 처리율을 향상시키기 위하여 ICMEP 알고리즘을 제안하였으며 HDTV에 적용시켜 엔트로피 부호화기를 설계하였으며 이를 검증하였다. ICMEP 엔트로피 암호기는 top-down 방식을 이용하여 설계하였으며 VHDL을 이용하여 회로 합성 및 모의실험을 수행하였다. 모의실험 결과, 구현된 ICHEP 엔트로피 부호화기는 메모리 포화방지 및 압축률 증가로 인하여 전체적인 시스템 효율이 향상됨을 확인하였다.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.205-210
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• 2007

본 논문에서는 고속으로 아날로그 신호를 디지털 신호로 변환하기 위한 Flash A/D 변환기를 설계하였다. 해상도는 6-Bit로 설계하였으며, Flash A/D 변환기의 단점인 전력손실과 칩의 면적을 줄이기 위하여 CMOS 트랜지스터의 원리인 Threshold Inverter Quantization(TIQ) 구조를 이용하였다. TIQ로 동작시키기 위한 CMOS 트랜지스터 크기는 HSPICE의 반복적인 시뮬레이션 결과로 결정하였다. Flash A/D 변환기의 변환속도를 낮추는 Encoder 부분은 ROM이나 PLA 구조를 이용하지 않고 속도와 소비전력에서 우수하지만 설계과정이 복잡한 Fat Tree Encoder를 사용하였다. 제조공정은 Magna 0.18um CMOS에 Full Custom 방식으로 설계하였다. 시뮬레이션 결과 1.8 V 전원전압에 최대소비전력은 38.43 mW이며 동작속도는 2.7 GSPS를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.83-88
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• 2005

벡터양자화에서 고속 인코딩에 사용되는 기존 방법인 PDS(partial distance search)와 FNNS(fast nearest neighbor search)를 결합한 FNNPDS(fast nearest neighbor partial distance search)를 VISI로 구현하기 위한 설계 방법을 제안하고, 모의실험을 통해 FNNPDS가 다른 방법에 비해 보다 고속화가 이루어짐을 입증한다. 모의실험 방법은 임의의 입력벡터에 대해 최단거리 부호벡터를 찾는 타이밍도를 고찰하고, Lena와 Peppers 영상에 대한 입력벡터당 평균 클럭 사이클을 비교한다. 모의실험 결과에 의하면 FNNPDS의 클럭 사이클 수는 다른 방법들보다 $79.2\%\~11.7\%$ 감소되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.401-404
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• 2016

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC Encoder를 위한 효율적인 하드웨어 구조를 제안한다. CABAC의 이진 산술 부호화(Binary Arithmetic Encode)는 각 단계간의 의존도가 높아 빠른 연산이 어렵다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 4단계의 파이프라인 구조로 설계 되었다. 입력 빈의 값에 따라 MPS(Most Probable Symbol) 혹은 LPS(Least Probable Symbol)로 결정되어 이진 산술 부호화를 수행 하며 반복되는 연산으로 발생하는 Critical path는 LUT를 사용하여 줄일 수 있었고 하드웨어 면적을 줄이기 위해 메모리를 사용하지 않는 구조로 설계 되었다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 3.17k 이며 최대 동작주파수는 1.53GHz이다.

• 한국음향학회지
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• 제25권2호
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• pp.61-71
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• 2006

MP3 부호화 칩을 하드웨어와 소프트웨어 Co-design 개념을 이용하여 설계하고 칩으로 제작하였다. 소프트웨어적인 측면에서 MP3 부호화과정에서 계산량이 가장 많은 distortion control loop를 scale factor pre-calculation을 통하여 계산량을 $67\%$까지 줄였다. 하드웨어적인 측면에서 고속연산이 가능한 32비트 부동소수점 DSP 코어와 Fn (Fast Fourier Transform) 블록의 하드웨어 구현을 통하여 계산량을 줄였다. 설계된 칩을 하드웨어 에뮬레이션을 통하여 검증한 후 0.25um CMOS 공정을 이용하여 제작하였다. 제작된 칩의 크기는 $6.2{\time}6.2mm^2$이었으며, 제작된 칩은 테스트 보드상에서 정성적 정량적인 측면에서 정상적으로 동작하는 것을 확인하였다.

• ETRI Journal
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• 제34권2호
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• pp.256-259
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• 2012

The double-base number system has been used in digital signal processing systems for over a decade because of its fast inner product operation and low hardware complexity. This letter proposes an innovative multiplier architecture using hybrid operands. The multiplier can easily be linked to flash analog-to-digital converters or digital systems through a double-base number encoder (DBNE) for realtime signal processing. The design of the DBNE and the multiplier enable faster digital signal processing and require less hardware resources compared to the binary processing method.