• 한국전자파학회논문지
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• 제26권4호
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• pp.424-434
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• 2015

위상배열 레이더 시스템에서 간섭과 재밍을 제거하기 위하여 적응빔 형성 알고리즘이 폭넓게 사용되고 있다. 최근에 와서 FPGA 기술의 발전으로 적응빔 형성 알고리즘의 실시간 처리가 가능하게 되었다. 본 논문에서는 능동위상배열 레이더를 개발하기 위해 전단신호처리기에 적용한 적응빔 형성기의 FPGA 기반 실시간 구현방법을 제안하였다. 개방형 VPX 벡플레인을 통한 통신의 상용 FPGA 보드를 활용하여 콤팩트한 적응빔 형성기를 개발하였다. 이 적응빔 형성기는 역행렬을 구하기 위해 QR 분해와 역 치환을 포함한 수많은 고속의 복소 신호처리와 벡터 및 행렬 연산으로 구성하였다. 구현 결과, FPGA를 통한 적응빔 형성 결과와 매트랩을 통한 시뮬레이션 결과가 일치함을 보였다. 또한, FPGA를 통한 적응빔 형성 알고리즘의 실시간 처리가 가능하여 능동위상배열 레이더 시스템에 적용 가능함을 확인하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2001년도 종합학술발표회논문집
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• pp.403-406
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• 2001

본 논문에서는 차세대 표준 알고리즘(AES: Advanced Encryption Standard)인 Rijndael 알고리즘의 고속화를 FPGA로 구현하였다. Rijndael 알고리즘은 미국 상무부 기술 표준국(NIST)에 의해 2000년 10월에 차세대 표준으로 선정된 블록 암호 알고리즘이다. FPGA(Field Programmable Gate Array)는 아키텍쳐의 유연성이 가장 큰 장점이며, 근래에는 성능면에서도 ASIC에 비견될 정도로 향상되었다. 본 논문에서는 128비트 키 길이와 블록 길이를 가지는 암호화(Encryption)블럭을 Xilinx VirtexE XCV812E-8-BG560 FPGA에 구현하였으며 약 15Gbits/sec의 성능(throughput)을 가진다. 이는 현재까지 발표된 FPGA Rijndael 알고리즘의 구현 사례 중 가장 빠른 방법 중의 하나이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.49-52
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• 2001

This paper presents a FPGA Implementation of wavelet-based CODEC, which can compress 2-dimensional image. For real-time processing, a scheduling method of input image data is proposed and a new structure of MAC(multiplier-accumulator) is proposed for wavelet transforms. Also this study proposes global pipelining structure of wavelet CODEC and efficient buffering method at interfaces between each module with different clock frequency.

• 대한전자공학회논문지SP
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• 제46권2호
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• pp.57-64
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• 2009

본 논문에서는 계층적 KLT 특징 추적기의 하드웨어 구조를 제안한다. 계층적 KLT 특징 추적기(pyramidal Kanade-Lucas-Tomasi feature tracker)는 주로 MPU를 기반으로 구현되어 왔으나 반복연산 과정이 많아 실시간으로 처리하기 어려우므로, 실시간 수행을 위하여 FPGA(Field Programmable Gate Array)를 이용하여 구현하였다. 본 논문에서는 추출되는 특징점의 수를 일정하게 유지하기 위해 입력 영상의 밝기에 적응적으로 임계값을 설정하는 특징점 추출 알고리즘을 제안한다. 또한 계층적 KLT 추적 알고리즘을 메모리의 용량 및 대역폭의 한계를 극복하고, FPGA의 병렬처리 특성에 적합한 구조로 변환한다. 소프트웨어로 실행한 결과와의 비교를 통하여 특징점의 추출 및 추적이 유사한 양상으로 이루어짐을 검증하였고, $720{\times}480$ 영상 입력에 대해 초당 30 프레임의 full frame rate로 추적이 수행됨을 확인하였다.

• Journal of Communications and Networks
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• 제1권3호
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• pp.201-212
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• 1999

This paper studies the rapid design and implementation of the medium access control(MAC) and related interface circuits for 802.11 wireless LANs based on the field programmed gate ar-ray(FPGA) technology. Our design is thus aimed to support both the distributed coordination function (DCF) and the point coordination function(PCF) with the aid of FPGA technology. Further-more, in an infrastructure network, some stations may serve as the access points (APs) which may function like a learning bridge. This paper will also discuss how to design for such application. The hardware of the MAC and interface may at least consist of three major parts: wireless transmission and reception processes and in-terface, host(bus) interface, and the interface to the distributed system (optional). Through the increasing popularity of FPGA de-sign, this paper presents how Complex Programmable Logic De-vices(CPLD) can be utilized for speedy design of prototypes. It also demonstrates that there is much room for low-cost hardware prototype design to accelerate the processing speed of the MAC control function and for field testing.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1028-1031
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• 2003

The implementation of PI controller with the FPGA is for controlling the speed of DC motor in the digital system. FPGA is assigned to 1. Outer speed control loop. The signal from the speed comparison will be in the PI controlling form transfer function of Direct Form I or PI Parallel Form. 2.Inner current control loop. The signal from the current comparison will be converted into switching function in sliding mode condition. Its output will be a controller of DC motor in the next step. The result from using FPGA will be close to the value of simulation in the analog control system. The sampling rate 40 kHz and 16 bit of 2's complement data are defined in this presentation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2315-2318
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• 2003

The Wavelet Transform has been applied in mathematics and computer sciences. Numerous studies have proven its advantages in image processing and data compression, and have made it a basic encoding technique in data compression standards like JPEG2000 and MPEG-4. Software implementations of the Discrete Wavelet Transform (DWT) appears to be the performance bottleneck in real-time systems in terms of performance. And hardware implementations are not flexible. Therefore, FPGA implementations of the DWT has been a topic of recent research. The goal of this thesis is to investigate of FPGA implementations of the DWT Processor for image compression applications. The DWT processor design is based on the Lifting Based Wavelet Transform Scheme, which is a fast implementation of the DWT The design uses various techniques. The DWT Processor was simulated and implemented in a FLEX FPGA platform of Altera

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.363-366
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• 2007

본 논문은 OFDM 시스템에서 주파수 옵셋을 제거하기 위한 회로를 Simulink로 설계하여 성능을 평가하고, FPGA 구현을 위해 System Generator로 설꼐하였다. System generator 모델을 바탕으로 HDL 코드를 생성하고, RTL schematic도 생성하였다. 그리고 Hardware Co-simulation 과정을 통해 Target Device에 로딩하여 성능 검증을 하였으며, 타이밍 해석과 resource량도 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.689-691
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• 2012

본 논문에서는 디스플레이장치에 필요한 MDDI 프로토콜 패킷생성방법을 소프트웨어로 구현하는 것을 제안한다. 이 논문에서는 최소한의 하드웨어 구성을 가지며, 소프트웨어를 이용하여 MDDI 프로토콜 패킷을 생성한다. 이것의 구현을 위해 고속 마이크로프로세와 FPGA로 하드웨어를 설계하였다. 소프트웨어로 생성한 패킷은 FPGA를 통해 LVDS 신호로 변환되어 출력된다.

• 디지털콘텐츠학회 논문지
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• 제6권3호
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• pp.169-174
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• 2005

본 논문은 Verilog HDL로 FPGA에 JPEG Decoder를 구현하여 TV에 JPEG 영상을 디스플레이 하기 위한 JPEG Image Display Board 설계 방법을 제안한다. 본 논문은 FPGA에 Decoder Algorithm을 구현하기 위한 효율적인 방안을 제시하였으며 JPEG Decoder Algorithm은 JPEG Standard Baseline에 기준으로 하여 설계 하였다. 압축된 JPEG bit stream을 저장하기 위하여 Nand Flash Memory를 사용하였으며, JPEG Decoding된 영상을 TV화면에서 확인하기 위하여 Video Encoder를 사용하였다. 또 한 JPEG 영상에 Text data를 쓰기 위하여 YCbCr의 출력 bit를 RGB 24bit로 변환하였다. Video Encoder에 변환된 RGB Data를 동기시켜 출력하기 위하여 CVBS 입력을 Sync Separator에 의해 Hsync, Vsync, Sync, Field signal로 분리하였다. 또한 Display B/D상의 스위치를 통하여 JPEG 모드와 일반영상 모드를 선택할 수 있게 입증하였다.