• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.581-583
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• 2017

새로운 암호화 알고리즘인 ECC (Elliptic Curve Cyptography)는 elliptic curves을 기반으로 하며, 포인트 연산과 Elliptic Curve Discrete Logarithm Problem (ECDLP)을 포함한다. ECDLP는 쉬운 키 생성과 단방향 암호화, 키의 역생성이 불가능한 특징을 가지고 있다. 이러한 ECDLP의 특징은 개인정보 보호에 매우 강하다. 본 논문에서 제안하는 경량 ECDH 키 생성기 하드웨어는 Elliptic Curve Integrated Encryption Scheme (ECIES) 및 키 공유에 사용할 수 있는 163 비트 공유키를 생성한다. 제안하는 하드웨어 구조에서는 작은 고속 곱셈 알고리즘을 사용하여 확장된 유클리드 알고리즘을 구현했다. 제안하는 하드웨어 구조는 Verilog HDL을 사용하여 설계되었으며, vivado ISE 2016.3과 virtex-7 FPGA 보드를 통해 구현하였다.

• 한국항행학회논문지
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• 제17권6호
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• pp.705-711
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• 2013

본 논문에서는 다중 전송률 지원이 가능하도록 개선된 LR-WPAN (Low-Rate Wireless Personal Area Network) 시스템을 위한 효율적인 복조 알고리즘 및 하드웨어 구조를 기술하였다. 여러 센서응용 시스템에 대한 연구가 활발히 진행됨에 따라 다양한 전송률을 지원하는 LR-WPAN 시스템의 필요성이 커지고 있다. 이에, 본 논문에서는 심볼 단위 이중상관방식 (SymBol based Double Correlation, SBDC)을 변형한 샘플 단위 이중상관 방식 (SamPle based Double Correlation, SPDC)을 제안한다. 제안된 알고리즘은 다양한 전송률 지원에 따른 복잡도의 증가가 없으며, IEEE 802.15.4 LR-WPAN 시스템에서 권고하는 ${\pm}80ppm$ (송/수신 각각 ${\pm}40ppm$)의 주파수 오프셋에서도 동작이 가능한 non-coherent 복조방식이다. 하드웨어 구현은 verilog HDL을 사용하였으며, FPGA 테스트 보드를 이용하여 설계 및 검증을 수행하였다.

• 융합신호처리학회논문지
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• 제7권4호
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• pp.207-213
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• 2006

본 논문은 TV 출력 기능이 필요한 휴대용 디지털 기기를 위한 소형화된 비디오 프로세서의 구현에 관한 것이다. 설계된 비디오 프로세서는 ITU-R(International Telecommunication Union-Radiocomunication) BT.470 표준을 모두 지원한다. 또한 설계된 시스템의 하드웨어 부담을 줄여 다양한 디지털 기기에 적용하기 위해 하드웨어 사이즈를 소형화 하는데 설계에 중점을 두었다. ITU-R BT.470 표준은 크게 NTSC, PAL, SECAM의 3가지로 구분되는데, NTSC와 PAL은 색차 신호를 전송하기 위해서 구조진폭변조(QAM)를 사용하고, SECAM은 주파수변조(FM)를 사용한다. SECAM 표준은 변조를 위해 pre-emphasis 필터와 anti-cloche 필터가 필요한데, 표준(ITU-R BT.470)에서 권장하는 anti-cloche 필터의 특성이 아주 예리해서 디지털로 설계하기가 용이하지 않다. 이에 본 논문에서는 anti-cloche 필터의 특성을 설계하기 쉽도록 바꾸고, 표준에서 요구하는 결과와 동일하도록 수정된 변조 방법을 제안한다. 각종 휴대용 디지털 기기는 내장 배터리로 동작되므로 소비전력을 줄이기 위하여 출력모드에 따른 파워소비를 가변하도록 하였다. 제안된 비디오 프로세서는 Altera사의 FPGA APEX20K1000EBC652-3과 삼성 LCD-TV를 이용하여 실시간 검증을 수행하였다.

• 한국항공우주학회지
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• 제49권6호
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• pp.481-488
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• 2021

인공위성의 원격명령 처리시스템은 상태감시, 제어 및 미션 실행을 위한 원격명령을 제공하는 유일한 통로이다. 국내의 인공위성은 과학 및 기술 위성, 다목적 위성 및 정지궤도 위성으로 나눌 수 있으며 CCSDS 표준 프로토콜을 사용하여 지상국과 통신을 수행한다. 그러나 기존의 국내개발 위성은 소프트웨어를 사용하여 원격명령어를 디코딩하여 소프트웨어 개발 및 검증 비용이 높고 하드웨어와 비교할 때 상대적으로 성능이 낮다. 본 연구에서는 원격명령 디코딩 ASIC을 이용한 원격 명령 처리시스템을 제시한다. 이 시스템의 하드웨어는 telecommand RAM, protocol RAM/ROM, telecommand ASIC, interface FPGA 및 relay block으로 구성되었다. 이 시스템은 인공위성이 사용하는 일반 명령 및 펄스 명령을 처리한다. 시스템을 시험 및 검증하기 위해 점검 장비 및 시험환경을 구축하였다. 제안한 ASIC 기반의 telecommand 처리시스템은 소프트웨어 기반 디코딩 시스템에 비해 개발 비용을 1/5로 줄였을 뿐만 아니라 성능은 10⁵배 향상되었다.

• 대한원격탐사학회지
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• 제35권3호
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• pp.389-400
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• 2019

레벨계는 비침습적으로 매질의 레벨을 측정 할 수 있어 산업계에서 안전과 유지보수와 연관되어 점점 다양한 종류의 레벨계가 사용되고 있는 추세이다. 레벨계는 석탄, 밀가루, 쌀 등의 고체 매질과 물, 석유 등의 액체매질과 같은 여러 종류의 매질에 따라 측정이 가능하며 매질에 따른 오차를 줄이기 위해 도플러 효과를 이용한 계측으로 측정 오차를 보완 할 수 있으나, 신호처리 단계가 더 많아져 연산속도가 더 필요하게 되고 하드웨어 복잡도가 증가하며 고비용 구조가 요구된다. 본 논문에서는 원격 측정 레벨계의 신호처리 연산구조를 개선 하는 방법을 제안하여 연산량을 줄이고 요구되는 FPGA의 리소스 사용량을 줄일 수 있는 방법을 제시하고자 한다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 정보보호학회논문지
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• 제14권5호
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• pp.37-47
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• 2004

스마트카드의 응용 분야가 점차 확대됨에 따라 개인 정보에 대한 보안을 어떻게 유지할 것인가의 문제가 최근 가장 큰 이슈가 되고 있다. 스마트카드의 보안 기술은 암호 알고리즘을 이용한다. 빠른 속도의 암호화와 보다 안전한 암호화 처리를 위해 암호 알고리즘의 하드웨어화가 절실히 요구되고 있다. 본 논문에서는 스마트카드 칩 설계 시 가장 중요하게 고려되어야 할 칩 면적을 최소화하기 위하여 라운드 키 레지스터를 사용하지 않는 라운드 키 생성 블록과 한 개의 라운드 함수 블록을 반복 사용하는 구조를 이용하였다. SEED의 F함수와 라운드 키 생성에 사용되는 총 5개의 G 함수를 1개의 G함수로 구현하여 순차적으로 이용하도록 하였다. 따라서 본 논문에서 제안한 SEED 프로세서는 1라운드의 동작을 7개의 부분 라운드로 나누고, 클럭마다 하나의 부분라운드를 수행하는 구조를 갖는다. 제안한 SEED 프로세서는 기능적 시뮬레이션을 통해 한국정보보호진흥원에서 제공한 테스트 벡터와 동일한 결과를 출력됨을 확인하였으며, 합성 및 FPGA 테스트 보드를 이용하여 기존 SEED 프로세서와의 성능을 비교한 결과 면적이 최대 40% 감소하였음을 알 수 있었다.

• 정보보호학회논문지
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• 제15권5호
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• pp.3-11
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• 2005

본 논문은 ARS 암호프로세서의 성능분석모델을 제안하였다. 제안된 모델은 M/M/1 큐잉 모델을 기반으로 포아송 분포를 트래픽 입력으로 가정하였다. 모델을 이용한 성능분석결과 1kbyte 패킷입력에서 ARS 암호화 10라운드를 1클록에 처리하게끔 설계된 파이프라인 구조가 10클록에 처리되는 비-파이프라인 구조에 비하여 $4.0\%$ 정도의 성능향상만을 확인하였다. FPGA상에서 AES 암호프로세서를 구현한 결과 파이프라인 구조는 비-파이프라인 구조와 비교하여 게이트 수는 3.5배 크게 소요되었으나 성능은 $3.5\%$의 증가만을 나타내었다. 제안된 모델은 네트워크 컴퓨터에 사용될 AES 암호프로세서 설계 시, 최적의 가격대성능비를 갖는 구조를 제시할 수 있을 것으로 기대된다.

• 한국정보통신학회논문지
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• 제23권10호
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• pp.1298-1304
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• 2019

9.11 테러 이후 미국을 비롯한 선진국들의 해운물류 안전 보안체계가 크게 강화되었다. 해운물류의 검색에는 강력한 방사선을 투과하여 컨테이너의 내부를 확인하는 컨테이너 검색기 시스템을 주로 사용하는데, 국내에서는 전량 도입품을 적용하여 운용 중이며 국산화 개발에 대한 요구가 증가하고 있다. 이에 본 논문에서는 컨테이너 검색기 시스템의 핵심 구성요소인 X-Ray 어레이 검출 모듈 신호처리 시스템을 개발하여 제안한다. 아날로그 및 디지털 신호처리부를 통합형 하드웨어로 제작하였으며, X-선 데이터의 실시간 수집과 분석을 위해 FPGA 로직과 소프트웨어를 구현하여 시험하였다. 구현된 시스템은 기존 항만에서 사용되는 도입품 대비 해상도와 소비전력 면에서 우세하다.

• Nuclear Engineering and Technology
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• 제55권4호
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• pp.1332-1341
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• 2023

Beam position measurement system can not only provide the beam position monitoring, but also be used for global orbit correction to reduce beam loss risk and maximize acceptance. The Beam Position Monitors (BPM) are installed along the synchrotron to acquire beam position with the front-end electronics and data acquisition system (DAQ). To realize high precision orbit measurement in the main heavy ion synchrotron and cooling storage ring of heavy-ion research facility in Lanzhou (HIRFL-CSRm), a series of alignment and calibration work has been implemented on the BPM and its DAQ system. This paper analyzed the tests performed in the laboratory as well as with beam based on the developed algorithms and hardware. Several filtering algorithms were designed and implemented on the acquired BPM raw data, then the beam position and resolution were calculated and analyzed. The results show that the position precision was significantly improved from more than 100 ㎛ to about 50 ㎛ by implementing the new designed filtering algorithm. According to the analyzation of the measurement results and upcoming physical requirements, further upgrade scheme for the BPM DAQ system of CSRm based on field programmable gate array (FPGA) technology was proposed and discussed.