• IEIE Transactions on Smart Processing and Computing
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• 제6권2호
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• pp.133-139
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• 2017

Vehicles have increasingly evolved and become intelligent with convergence of information and communications technologies (ICT). Vehicle communications (VC) has become one of the major necessities for intelligent vehicles. However, VC suffers from serious security problems that hinder its commercialization. Hence, the IEEE 1609 Wireless Access Vehicular Environment (WAVE) protocol defines a security service for VC. This service includes Advanced Encryption Standard-Counter with CBC-MAC (AES-CCM) for data encryption in VC. A high-speed AES-CCM crypto module is necessary, because VC requires a fast communication rate between vehicles. In this study, we propose and implement an efficient AES-CCM hardware architecture for high-speed VC. First, we propose a 32-bit substitution table (S_Box) to reduce the AES module latency. Second, we employ key box register files to save key expansion results. Third, we save the input and processed data to internal register files for secure encryption and to secure data from external attacks. Finally, we design a parallel architecture for both cipher block chaining message authentication code (CBC-MAC) and the counter module in AES-CCM to improve performance. For implementation of the field programmable gate array (FPGA) hardware, we use a Xilinx Virtex-5 FPGA chip. The entire operation of the AES-CCM module is validated by timing simulations in Xilinx ISE at a speed of 166.2 MHz.

• Journal of information and communication convergence engineering
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• 제14권1호
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• pp.26-34
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• 2016

The alignment of DNA sequences is one of the important processes in the field of bioinformatics. The Smith-Waterman algorithm (SWA) performs optimally for aligning sequences but is computationally expensive. Field programmable gate array (FPGA) performs the best on parameters such as cost, speed-up, and ease of re-configurability to implement SWA. The performance of FPGA-based SWA is dependent on efficient cell-basic implementation-unit design. In this paper, we present an optimized systolic cell design while avoiding oversimplification, very large-scale integration (VLSI)-level design, and direct mapping of iterative equations such as previous cell designs. The proposed design makes efficient use of hardware resources and provides portability as the proposed design is not based on gate-level details. Our cell design implementing a linear gap penalty resulted in a performance improvement of 32× over a GPP platform and surpassed the hardware utilization of another implementation by a factor of 4.23.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2016년도 하계학술대회
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• pp.256-257
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• 2016

지상파 UHD 방송의 시행 및 확대를 목표로 세계 각 국에서 정부 민간 차원의 대규모 투자 및 개발이 활발히 진행되고 있다. 기존 HD 방송 대비 데이터양이 막대하게 증가되기 때문에 실시간 고효율 처리를 위한 기술 개발 및 연구가 진행되고 있다. 특히 UHD 방송 제작 관련하여 UHD 카메라로부터 영상 및 음향을 실시간으로 획득하고 편집된 영상을 재생하기 위한 시스템 개발이 최근 주요 방송장비 업체 주도로 진행되고 있다. 이에 본 논문은 최대 2 채널의 4K UHD 영상 데이터를 동시에 실시간으로 획득 및 재생하기 위한 FPGA (Field Programmable Gate Array) 및 고속 입출력 인터페이스 기반의 하드웨어 플랫폼을 제안하였다. 또한 카메라/디스플레이와 편집 서버 간의 데이터의 고속 고효율 전송을 위한 로직을 HDL(Hardware Design Language) 설계하여 FPGA 내에 탑재하고 카메라/디스플레이/편집 서버와 통합하였다. 시험 결과 2 채널 4K 60fps 영상 데이터를 정상적으로 획득 및 재생하였다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

• 한국정보통신학회논문지
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• 제16권2호
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• pp.273-278
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• 2012

본 연구에서는 임베디드 시스템에서 많이 사용되는 대용량 플래쉬 메모리 모듈 중 멀티미디어카드 (MMC; Multi-Media Card)와 마이크로프로세서간 데이터를 송수신 할 수 있는 SPI (serial peripheral interface) 버스 인터페이스를 설계하였다. 제안하는 구조는 AMBA 버스구조의 APB 저전력 버스에 호환되도록 설계하였다. 임베디드 시스템에 OS를 탑재하게 되면 여러 가지 주변기기들을 제어하기는 쉬워지지만 하드웨어와 소프트웨어의 덩치가 커져 결국 시스템 성능에 부담스런 영향을 미치게 된다. 본 논문에서는 OS를 사용하지 않는 임베디드 시스템에 멀티미디어카드를 인터페이스하기 위하여 SPI 통신 개념을 도입하였고, FPGA로 구현하였다. 설계한 SPI 모듈은 Altera QuartusII 툴을 사용하여 자동 합성하여 P&R을 수행하였다. 결과물은 Altera CycloneII FPGA로 구현하였으며 타겟으로 정한 25MHz에서 충분히 동작 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.237-240
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 코어는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, ECB, CBC, CTR, OFB와 같은 4개의 암호 운영모드를 지원한다. 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였다. 설계된 ARIA 암 복호 코어를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 1.07 Gbps@167 MHz의 성능을 갖는 것으로 평가되었다.

• 스마트미디어저널
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• 제4권4호
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• pp.39-46
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• 2015

본 논문은 사물인터넷 보안용 경량 암호 알고리듬 중, '128비트 블록 암호 LEA'의 암호화 블록 하드웨어 구현에 대해 기술한다. 라운드 함수 블록과 키 스케줄 블록은 높은 처리성능을 위하여 병렬회로로 설계되었다. 암호화 블록은 128비트의 비밀키를 지원하며, FSM 방식과 24/n단계(n = 1, 2, 3, 4, 8, 12) 파이프라인 방식으로 설계되었다. LEA-128 암호화 블록을 Verilog-HDL로 모델링하여 FPGA 상에서 구현하고, 합성결과로부터 최소면적 및 최대처리성능을 제시한다.

• 한국통신학회논문지
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• 제25권10B호
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• pp.1732-1743
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• 2000

In this paper a fixed-delay trellis search with decision feedback (FDTrS/DF) for high-density DVD systems (4.7-15GB) is proposed and implemented with FPGA. The proposed FDTrS/DF is derived by transforming the binary tree search structure into trellis search structure implying that FDTrS/DF performs better than the singnal detection techniques based on tree search structure such as FDTS/DF and SSD/DF. Advantages of FDTrS/DF are significant reductions in hardware complexity due to the unique structure of FDTrS composed of only one trellis stage requiring no traceback procedure usually implemented in the Viterbi detector. Also in this paper the PDFS/DF and SSD/DF orginally proposed for high-density magnetic recording systems are modified for the DVD system and compared with the proposed FDTrS/DF. In order to increase speed in the FPGA implementation the pipelining technique and absolute branch metric (instead of square branch metric) are applied. The proposed FDTrS/DF is shown to provide the best performance among various signal detection techniques such as PRML, DFE, FDTS/DF and SSD/DF even with a small hardware complexity.

• 대한전자공학회논문지SP
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• 제49권1호
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• pp.119-127
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• 2012

본 논문은 밀리미터파 탐색기 신호처리장치의 개발 및 시험에 대하여 기술한다. 지대공미사일은 표적의 종류 및 상황에 따라 다양한 송신파형이 요구되기 때문에 유연성을 고려한 하드웨어, 소프트웨어 설계를 하였다. 본 신호처리장치는 ADC, FPGA, DSP 및 기타 소자들로 구성된다. FPGA는 DSP에 연동 인터페이스를 제공하고, 중간주파수 신호를 기저대역신호로 변환한다. DSP는 신호처리, 표적정보계산 및 장치제어를 수행한다. 각 부품은 하드웨어적으로 직렬로 연결되며, 다양한 송신파형에 대한 신호처리 알고리즘은 병렬로 연결되어있다.

• Journal of Power Electronics
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• 제14권4호
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• pp.733-741
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• 2014

The integration of photovoltaic (PV) energy sources into DC grid has gained considerable attention because of its enhanced conversion efficiency with reduced number of power conversion stages. During the integration process, a local control unit is normally included with every power conversion stage of the PV source to accomplish the process of maximum power point tracking. A centralized monitoring and supervisory control unit is required for monitoring, power management, and protection of the entire system. Therefore, we propose a field-programmable gate array (FPGA) based centralized control unit that integrates all local controllers with the centralized monitoring unit. The main focus of this study is on the process of integrating many local control units into a single central unit. In this paper, we present design and optimization procedures for the hardware implementation of FPGA architecture. Furthermore, we propose a transient analysis and control design methodology with consideration of the nonlinear characteristics of the PV source. Hardware experiment results verify the efficiency of the central control unit and controller design.