• 한국정보통신학회논문지
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• 제20권12호
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• pp.2341-2347
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• 2016

본 논문에서는 고속 FPGA 및 임베디드 리눅스를 사용하여 곡물 선별 모니터링 시스템을 구현하였다. 기존의 곡물 선별 모니터링 시스템은 독립형 모드에 기반으로 설계하였는데 비해 제안 된 시스템은 웹 서버와 웹 응용 프로그램 기반으로 설계하였다. 제안된 곡물 선별 시스템은 웹 서버 상에서 FPGA의 고속 하드웨어 인터페이스를 설계하였다. 제안 된 시스템은 리눅스 웹 서버의 멀티태스킹의 장점과 FPGA의 고속 하드웨어의 장점을 갖는다. 고속 레이트 라인 스캔 CCD 카메라의 제어 로직, 무게 중심점 추출 방법, 그리고 HSL 디코딩 및 웹 서버의 인터페이스는 FPGA로 구현하였다. 구현된 모니터링 시스템은 웹 애플리케이션에 의해 곡물 선별 모니터링과 시스템 고장 및 복구를 원격으로 제어 할 수 있다는 장점을 갖는다. 그 결과, 기존의 시스템에 비해 곡물 선별 성능을 업그레이드 할 수 있었다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1031-1038
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• 2005

본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 한국산학기술학회논문지
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• 제15권4호
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• pp.2363-2369
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• 2014

DVR 시스템은 다수의 카메라를 지원하고 채널당 30프레임의 영상을 실시간으로 받을 수 있어야 한다. 따라서 Full-HD급 Multiplexer와 별도의 하드웨어 압축 Codec을 사용하는데, 본 논문에서는 이들을 사용하지 않고 FPGA와 CPU가 가지고 있는 GPU를 이용하여 4채널 Full-HD급 PC기반 DVR의 설계 및 구현 방법에 대하여 기술한다. Multiplexer와 H/W Codec을 사용하지 않는 기존의 방법으로는 실시간으로 채널당 20프레임 정도의 영상을 획득하는 단점을 가지고 있다. FPGA를 이용하여 다채널의 영상을 실시간으로 획득하는 시스템을 설계하였으며, 소프트웨어로는 Intel Media SDK를 이용하여 영상 압축을 구현하였다. 구현된 제품의 성능 평가 결과, 제시한 요구 성능을 모두 만족하였고, 하드웨어 압축 코덱디바이스를 제거함으로써 시스템의 실용성을 확인 하였다.

• 한국정보통신학회논문지
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• 제16권8호
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• pp.1759-1764
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• 2012

본 논문은 CCD 센서의 스캔 이미지 향상을 위해 쉐이딩 보정 알고리듬을 이용한 FPGA 설계 및 구현에 관한 연구이다. 쉐이딩 보정 기법은 룩업테이블(LUT)을 적용한다. 향상된 이미지 스캔을 위하여 CCD 센서의 모든 픽셀에 대한 히스토그램 최대값 및 최소값을 구하고, 균일한 히스토그램 값을 갖도록 오프셋 데이터의 쉐이딩 보정 LUT를 생성한다. 스캔 과정에서 센서의 출력은 보정된 LUT값으로 변환되고 LUT 변환 처리는 FPGA로 구현하여 실시간처리가 가능하도록 한다. 구현 시스템을 사용하여 실험한 결과 2.4ms 이하의 스캔 타이밍을 충족 할 수 있다. 제안시스템은 낮은 성능의 프로세서 기반에서 저비용 및 실시간 향상된 이미지 스캔이 가능하다.

• 한국정보전자통신기술학회논문지
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• 제4권4호
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• pp.286-294
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• 2011

본 논문은 ITU-T 권고안 J-38 부록 B에 명시된 전송방식의 분석 및 시뮬레이션을 토대로 성능을 분석 하였으며 FPGA 구현시 야기되는 문제점을 나타내고, 해결방안을 제시하였다. 구현상의 문제점으로는 크게 두가지로 분류되는데, 첫째로 다양한 부호화 방식과 변조방식 그리고 심볼 단위 및 비트 단위의 처리로 인해 많은 클럭수를 요구하는데 본 논문에서는 read/write 메모리를 이용하여 필요한 클럭수를 줄였다. 둘째로는 펑쳐링 부호화된 TCM 복호기에 펑처링 패턴에 정확한 동기를 얻지 못하면 프레임 동기 심볼인 UW(Unique sync-Word)를 획득하지 못한다. 따라서 본 논문에서는 펑처링 패턴과 UW 심볼의 동기를 맞추는 알고리즘을 제시하였다. 이러한 알고리즘 분석 및 구현상의 문제점 해결을 토대로 본 논문에서는 ITU-T J38 annex B의 하향 스트림 채널 부호화 시스템을 VHDL 언어를 사용하여 FPGA 칩에 직접 구현하였다.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1403-1408
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• 2021

AI 프로세서를 FPGA 기반으로 구현하는 연구가 최근 활발하게 진행되고 있다. Deep Convolutional Neural Networks (CNN) 는 AI 프로세서가 수행하는 기본적인 연산 구조로서 매우 방대한 양의 곱셈을 필요로 한다. CNN 추론 연산에서 사용되는 곱셈 계수는 상수라는 점과 FPGA 은 특정 계수에 맞춰진 곱셈기 설계가 용이하다는 점에 착안하여 곱셈기를 최적화 구현할 수 있는 방법을 제안한다. 본 방법은 2의 보수와 분배법칙을 활용하여 곱셈 계수에서 값이 1인 비트의 개수를 최소화하여 필요한 적층 덧셈기의 개수를 절감한다. CNN 을 FPGA 에 구현한 실제 예제에 본 방법을 적용해본 결과 로직 사용량은 최대 30.2%까지, 신호 전달 지연은 최대 22%까지 줄어들었다. ASIC 전용 칩으로 구현할 경우에도 하드웨어 면적은 최대 35%까지, 신호 전달 지연은 최대 19.2%까지 줄어드는 것으로 나타났다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.509-510
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• 2016

본 논문은 계통연계형 인버터의 위상추종기법인 SRF-PLL을 모델링하고, FPGA에 구현하기 위해 System Generator를 이용하여 설계하였다. SRF-PLL의 비례-적분 이득은 소신호 해석을 하여 일반화를 통해 입력전압의 크기에 관계없이 적용가능하며, 주파수 응답에서 65도 위상여유를 갖는 안정한 이득을 산정하였다. FPGA 구현을 위해 MATLAB/SIMULINK와 연동 가능한 System Generator를 이용하여 SRF-PLL을 모델링하였으며, MATLAB 기반의 시뮬레이션과 실험을 통하여 위상추종 특성을 분석하였다.

• 한국전자파학회논문지
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• 제23권11호
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• pp.1248-1255
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• 2012

본 논문에서는 DVB-S2에 제시된 LDPC 복P호기에 대하여 효율적인 알고리즘을 제안하고 고속화 하여, 이에 따른 FPGA구현 결과를 제시하였다. 고속 LDPC 복호기를 구현하기 위해서는 알고리즘 측면과 구현 측면에서 여러 가지 문제점이 있다. 알고리즘 측면에서는 첫째, LDPC 부호화 방식은 큰 블록 사이즈 및 많은 반복 횟수를 요구하므로 복호 속도를 높이기 위해서는 동일한 성능을 유지하면서 반복 횟수를 줄일 수 있는 알고리즘이 필요하다. 본 논문에서는 이를 위해 체크 노드를 기반으로 하여 복호화 과정을 거치는 horizontal shuffle scheduling(HSS) 알고리즘을 적용하여 기존의 반복 횟수를 줄일 수 있는 방안을 연구 하였다. 구현 측면에서 복호 속도를 높이기 위해서는 데이터의 많은 병렬 처리가 필요하다. 이러한 병렬 처리에 의해 노드 업데이트 연산 역시 병렬 처리가 가능하다. Check Node Update의 경우 look up table(LUT)이 필요하다. 이는 critical path의 주요 원인이 되는 부분으로 LUT 연산을 하지 않고 성능 열화를 최소화 하는 self-correction normalized min sum(SC-NMS) 연산 방식을 제안하였고, 최적의CNU 연산 방식에 따른 복호기 구조를 제안하고 FPGA 구현 결과, 복호 속도가 약 40 % 개선됨을 알 수 있다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2006년도 춘계 국제학술대회 논문집
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• pp.119-123
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• 2006

본 논문에서는 마이크로프로세서의 기능을 수행하는 데 필수적이며 사용빈도가 높은 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 실용적 8비트 마이크로프로세서를 VHDL로 설계를 하고 FPGA로 구현했다. 통상 마이크로프로세서 관련 논문에서는 기능적 시뮬레이션까지만 했거나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았거나, 또는 개발 관련 내용이 자세히 제시되지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산뿐만 아니라 분기, 점프 연산도 실행할 수 있도록 해 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능까지도 지원하도록 해 그 자체로서 완전한 실용적 마이크로프로세서가 되도록 하였다. 또한 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로프로세서를 단일 칩으로 구현하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로프로세서가 정상적으로 동작함을 확인하였다. Altera MAX+.PLUS II 통합개발환경 하에서 EP1K50TC144-3 FPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다.