• 한국통신학회논문지
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• 제26권7B호
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• pp.989-995
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• 2001

흔히 전송매체와 연결되는 물리계층에서는 수신된 데이터열에서 동기를 획득하는 과정이 필요하다. 기가비트 이더넷에서는 PMA에서 PCS로 데이터열을 전송할 때 62.5MHz 두 개의 클럭에 맞추어 교대로 보내는 절차를 표준안으로 채택하고 있기 때문에 수신된 데이터열을 처리하기 위한 125MHz 클럭을 생성해내는 PLL이 필요하다. 그러나 PLL은 구현하기가 어렵다. 다른 대안들로는 FIFO를 활용하는 방법과 62.5MHz 클럭을 이용한 이중 데이터열 처리 방법 등이 있다. FIFO를 이용한 방법에서는 오버플로우가 발생할 수 있으며, 이중 데이터열 처리 방법에서는 표준안과 다른 별도의 수신부 설계가 필요하다. 본 논문에서는 언급한 방법들을 사용하지 않으면서도 표준안을 따르며 비용 효과적인 하나의 방안으로 송신부 클럭에 수신된 데이터열을 재정렬 시킬 수 있는 DSM(Divide-Select-Merge) 방법을 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.231-233
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• 2004

Queuing is waiting lines which play routing service when packet entered. Queuing is decide how and whom is going to provide priority service. This is kind of first in first out(FIFO) or weighted fair queuing(WFQ) method. In this study, UDP design using WFQ way to serve to provide service evenly and rapidly in network. Also in actuality internet, datagram analyzed by packet captured. Queuing services through the requesting port number, input, output, output queuing creation & delete, message request by internet control message protocol(ICMP). Queuing designed in control block module, input queues, input/output module composition. In conclusion, I have confirm queuing result of WFQ method by the datagram information analyzed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1931_1933
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• 2009

NoC 기반 시스템이 적용되는 설계는 시스템 크기가 커짐에 따라 칩 테스트 문제도 동시에 제기 되고 있다. 이에 따라 NoC 기반의 시스템의 테스트 시간을 줄일 수 있는 internal test 방식의 새로운 BIST(Built-in Self-Test) 구조에 관한 연구를 하였다. 기존의 NoC 기반 시스템의 BIST 테스트 구조는 각각의 router와 core에 BIST logic과 random pattern generator로 LFSR(Linear Feedback Shift Register)을 사용하여 연결하는 individual 방식과 하나의 BIST logic과 LFSR을 사용하여 각각의 router와 core에 병렬로 연결하는 distributed 방식을 사용한다. 이때, LFSR에서 생성된 테스트 벡터가 router에 사용되는 FIFO 메모리를 통과하면서 생기는 테스트 타임 증가를 줄이기 위하여 shift register 형태의 FIFO 메모리를 변경하였다 제안된 방법에서 테스트 커버리지 98%이상을 달성하였고, area overhead면에서 효과를 볼 수 있다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.474-485
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• 2002

FIFO 기반 버퍼관리 알고리즘의 공평성 향상과 단순성을 유지하기 위해 새로운 LBO threshold 결정 메커니즘을 제안하였다. 제안한 알고리즘은 활성화된 각 VC의 가중치 합에 따라 LBO를 차별적으로 계산하여 동적으로 적용한다. 이러한 LBO 설정 메커니즘을 DFBA 알고리즘에 적용한 DT-DFBA(Differential Threshold-Differential Fair Buffer Allocation)을 구현하고 실험을 통하여 성능을 평가하였다.

• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.892-895
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• 2002

We propose new buffer management scheme for GFR service through FIFO queuing discipline. Proposed scheme can provide minimum bandwidth guarantees for GFR VCs as well as improve the fairness among the competing GFR VCs on a single FIFO queue. From simulation results, we demonstrate the proposed scheme fulfills the requirements of GFR service as well as improves the TCP throughput.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.122-125
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• 1999

In this paper, we propose a new architecture of the Banyan switch for a high speed networking and the high speed parallel computer. The proposed switching network with a remodeled architecture is a newly modified Banyan network with eight input and output pots, respectively. We have analysed the maximum throughput of the revised switch. Our analyses has shown that under the uniform random traffic load, the FIFO discipline is limited to 70％. Therefore the result of the analyses shows that the results of the networking simulation with the new switch are feasible and if we adopt such as new architecture of the revised model of the Banyan switch, the hardware complexity can be reduced. The FIFO discipline has increased about 11% when we compare the switching system with the input buffer system. We have designed and verified the new switching system in VHDL.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.1109-1112
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• 1999

본 논문에서는 영상확대 chip의 video 입력부에 부분화면을 저장할 frame memory의 구조를 개선하고자 하였다. 영상확대 video scaler인 gm833×2는 입력단 측에 frame buffer memory가 필요하게 되지만, 이를 외부에 장착하려면 일반적으로 대용량의 FIFO 메모리를 사용하게 된다. 이것은 dualport SRAM으로 구성이 되며, 메모리 제어를 고가의 FIFO칩에 의존하는 결과를 가져온다. 또한 기존의 scaler chip은 단순히 확대처리만을 하며, 입력 전, 후에 data의 변경 또는 이미지처리가 불가능한 구조가 된다. 본 논문에서는 외부에 필요한 메모리를 내장한 새로운 기능의 chip을 설계하는 데에 있어 필수적인 메모리제어 로직을 제안하고자 한다. 여기서는 더 나은 기능의 향상된 메모리 제어회로를 제시하고 이를 One-chip에 집적할 수 있도록 하였다 이를 사용한 Video Scaler Processor chip은 SDRAM을 별도의 제어회로 없이 외부에 장착할 수 있도록 하여 scaler의 기능을 향상시키면서 전체 시스템의 구조를 간단히 할 수 있을 것으로 기대된다. 본 논문에서는 먼저 메모리 제어회로를 포함한 Video Scaler Processor chip의 메모리제어 하드웨어의 구조를 제시하고, 메모리 access model과 제어로직을 소개하고자 한다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1997년도 추계학술대회 발표논문집:21세기를 향한 정보통신 기술의 전망
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• pp.147-161
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• 1997

In the future, the performance of B-lSDN offering the multimedia and a various service depends on the performance of switch that is the important factor consisting of network. Bufferless banyan network consisted of MIN(multistage interconnection network) selected for- the fabric of ATM switch and has a limitation of performance because of blocking. Input buffered banyan networks with FIFO(first-in first-out) buffering scheme for the reduction of blocking and the cell bypass queueing theory for the reduction of HOL(head of line) blocking were seperately compared of the performance of switch. Specially input buffered banyan networks were applied monotonic buffering scheme that was proposed. As a result of simulation, Buffered Banyan Network with cell bypass queueing theory showed better performance than FIFO type input buffered Banyan network. Monotonic increase buffering scheme showed better performance than Monotonic decrease buffering scheme.