• 한국정보통신학회논문지
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• 제9권8호
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• pp.1735-1740
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• 2005

SoC 설계에서는 많은 수의 IP 들이 하나의 칩에 집적되며 이들은 각각 서로 다른 주파수로 동작해야 가장 효율적으로 동작할 수 있다. 이러한 IP들을 연결하기 위해서는 비동기 클럭 동작 사이에 버퍼 역할을 할 수 있는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 유효 비트 방식의 비동기 FIFO를 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계와 비교 평가한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1038-1041
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• 2005

현재 SoC 설계에 사용되는 많은 IP들은 대부분 이들이 연결되는 버스 클럭과 주파수가 서로 다른 클럭을 사용하며 이를 위해서는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 레지스터 기반의 비동기 FIFO를 유효비트를 사용하여 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계 방식과 비교 평가한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (상)
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• pp.617-620
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• 2002

본 논문에서는 single bank와 multi bank FIFO를 지원하는 CMOS FIFO memory compiler를 개발 검증하였다. 이 컴파일러를 사용해서 설계자는 구현하고자 하는 어플리케이션에 적합한 high speed, high density, low power를 갖는 on-chip memory를 빠른 시간에 만들어 낼 수 있으므로 설계 시간을 절약할 수 있다. 이와 더불어 설계된 FIFO 의 시뮬레이션을 지원하기위한 Verilog 시뮬레이션 모델을 제공하였다. 현재 FIFO를 구성하는 단위 셀들은 0.6um 3-metal 공정을 이용하여 설계하였으며 공정의 변화에 따라 대상 공정에 맞도록 단지 몇 개의 단위 셀만을 재 설계하고 그에 대한 정보를 갱신해줌으로써 공정의 변화에 대처 할 수 있도록 하였다. 설계된 컴파일러를 이용해 생성된 FIFO 는 표준 셀 라이브러리를 이용한 합성 가능한 FIFO에 대하여 $16bit{\times}16word$ FIFO에서 면적면에서 93%, 속도면에서 70%의 향상을 보였다.

• 한국정보통신학회논문지
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• 제2권1호
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• pp.117-124
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• 1998

본 논문은 입력 버퍼링 구조를 갖는 패킷 스위치에서 윈도우 방식을 이용하는 스위치 성능 개선 구조가 윈도우의 크기를 충분히 크게 하여 성능을 개선할 수 있으나 버스트성 트래픽에 대해서는 충분한 윈도우의 효과를 얻을 수 없는 단점을 개선하기 위하여 버스티 단위로 윈도우를 적용하는 BHA-FIFO 입력 버퍼 구조를 제안한다. 제안된 BHA-FIFO의 성능 분석 연구를 통하여 일반적인 FIFO를 사용하는 윈도우 방식의 스위치 성능은 버스트 길이가 커질 수록 감소하여 최대 처리율이 0.5에 수렴하지만 버스트 단위로 윈도우를 갖는 BHA-FIFO 구성에서는 같은 윈도우 크기에 대하여 제안된 BHA-FIFO 스위치의 성능이 우수하게 개선되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.647-650
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• 2004

MAC RX FIFO은 10Gbps전용 전송속도에서 제공하는 FIFO모듈이다. 10Gbps이상의 전송속도에서는 전송부, 수신부모두 양방향 전송신가능한 Full Duplex(전이중)방식을 사용한다. 기존 FIFO의 임시 버퍼기능 뿐만 아니라 프레임 흐름 컨트롤 블록을 적용하여 전송간의 프레임 흐름제어 기능을 수행한다. 하위계층에서 MAC으로부터 전송되는 데이터는 64비트와 데이터 유효 정보를 가진 8비트 데이터 유효 정보비트를 가진다. 이렇게 전송되는 데이터는 MAC RX FIFO에 프레임단위로 저장되어 프레임간의 구분정보 Codeword프레임을 확인하여 새프레임 데이터를 확인한다. 사용자계층에는 데이터 128비트와 유효 정보비트 16비트로 사용자계층에 전송한다. 본 논문에서는 10G 전송속도을 갖는 MAC RX FIFO을 설계한다. VHDL언어를 사용하였고 ModelSim5.6a로 시뮬레이션하여 파형분석과 타이밍 분석하여 정상적인 동작을 확인한다. MAC RX FIFO는 10Gbps전송속도에서 요구되어지는 모듈에서 Flow Control, Pause프레임기능을 갖는 모듈에 적용되어 사용가능 할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 인터넷정보학회논문지
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• 제6권2호
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• pp.49-57
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• 2005

컴포넌트 기반 개발방법에서 컴포넌트간의 상호작용을 수행하는 커넥터의 역할은 매우 중요하다. ADL을 기반으로 한 대부분의 커넥터 운용방식은 컴포넌트의 요구순서에 따른 FIFO방식을 택하고 있다. 그러나 이러한 방식은 다양한 특성을 가지는 많은 컴포넌트의 요구발생시 효율적인 운용이 어렵다. 본 연구에서는 컴포넌트의 처리시간을 고려한 우선순위 커넥터를 설계 및 구현하였다. 또한, 정형화된 명세를 위하여 Wright 아키텍처를 이용하였다. 제안된 커넥터의 적용결과는 기존의 FIFO 방식과 비교하여 전체 처리시간에서 388ms 더 소요되었다. 그러나 처리시간이 짧은 컴포넌트들부터 우선적으로 처리할 수 있었다. 또한, 커넥터에서 컴포넌트 처리대기시간은 기존의 FIFO 방식이 23323.1ms이며, 제안기법은 12731,27ms으로 나타남으로서 컴포넌트 처리 대기시간을 감소시킬 수 있었다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1238-1244
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• 2001

광대역 액세스 망에서 합류, 분배 지점에서의 효율을 고려한 광 수동망 설계는 중요하다. 광수동망 구조는 매우 간단하지만, 가입자들에서 발생되는 상향 트래픽 제어를 위해서는 매체 접근 제어 프로토콜이 필요하다. 한편, 사무실 환경을 위한 통신규약은 이미 표준화되어 있다. 광대역 통신망과 다양한 가전 제품의 증가에 의해 홈 네트워크 구성은 자연스러운 일이 되었다. 가정에서 사용하는 네트워크 응용 범위가 넓어짐에 따라 액세스 망과 여러 형태의 트래픽을 발생시키는 홈 네트워크 환경을 고려하였다. Global-FIFO 는 매우 간단하고, 기본적으로 요추-허용 메카니즘의 동적인 상향 대역 할당방식을 사용한다. 이것은 셀을 기본 단위로 한 효율적인 대역을 사용할 수는 있지만, 다양한 형태의 트래픽을 취급하는 홈 네트워크에는 적합하지 않다. 본 논문에서, 우리는 ATM-PON과 홈 네트워크 환경에 적합한 성능을 제어하는 MQ-FIFO라는 새로운 자원할당 MAC 알고리즘을 설계하고 분석한다.

• 정보처리학회논문지C
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• 제15C권4호
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• pp.321-328
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• 2008

본 논문에서는, 혼잡 망에서의 큐 제어 방식과 전송 지연 시간에 대한 웹 반응 시간을 분석하였다. FIFO 방식에서는, 웹 반응 시간이 큐 크기에 대해서 거의 일정한 성능을 보여주었으나, 트래픽 부하가 높아질수록 웹 반응 시간은 길어졌다. 80%의 트래픽 부하보다, 90%와 98%의 트래픽 부하일 경우에, 큐 크기가 달라짐에 따라 웹 반응 시간이 더 뚜렷하게 다르게 나타났다. 특히 전송 지연 시간이 짧을 경우, 웹 반응 시간의 차이가 더욱 뚜렷하게 나타났다. RED 방식에서는, 상대적으로 큰 큐 크기일 경우, 3가지 서로 다른 설정의 RED 방식이 웹 반응 시간에 뚜렷한 영향을 미치지 못하였다. 큐 크기가 작아졌을 경우, 짧은 전송 지연에 대하여 각 RED 방식의 웹 반응 시간이 서로 뚜렷하게 다르게 나타났다. FIFO와 RED의 비교에서, 긴 전송 지연 시간일 경우, RED 방식이 FIFO보다 작은 웹 반응 시간을 보여주었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.637-639
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• 2004

GFR 서비스는 ATM 네트워크에서 인터넷 트래픽을 효과적으로 처리하기 위하여 ATM 포럼에서 정의되었다. 단순 FIFO 기반 GFR 구현 기법은 가상 연결 단위의 계수기나 분리된 버퍼 관리가 필요치 않아 실용적이지만, QoS가 만족스럽지 않다. 본 논문은 이 구현 기법의 QoS를 개선할 수 있는 방안을 찾기 위해, 이 구현 기법의 문제점을 명확히 하고자 컴퓨터 시뮬레이션을 수행하고 그 결과를 분석하였다. TCP 트래픽에 따른 성능 평가를 위해 Tahoe와 New-Reno 두 버전을 각각 적응하였다.