This paper presents an efficient data acquisition scheme to obtain a minimum CPU memory, optimized communication speed, and simplified program source code in a monitoring system. It is different in the number of utilized data from the conventional method which acquires every raw data. The proposed method uses only restrictive data required to reconstruct the original signal. The basic principle is to apply the FFT-IFFT method in data transferring process. To verify the high-performance of the proposed scheme, computer-aided simulation and experiments using a PV power monitoring system are carried out. It also presents the analyzed results the relationship between FFT's order and Gibb's Phenomenon.
고속 데이터 전송이 가능한 장점 때문에 OFDM 통신 방식은 4세대 통신 방식으로 주목 받고 있다. OFDM은 이러한 고속 무선 데이터 통신을 구현하기 위해서는 고성능의 FFT(Fast-Fourier-Transform) / IFFT(Inversion FFT) 프로세서를 필요로 한다. 현재 OFDM은 DSP(Digital Signal Processor)로 구현되고 있지만 많은 전력 소모의 단점을 가지고 있다. 이러한 단점을 보완하기 위해 Current-mode FFT LSI가 제안되었다. 본 논문에서는 저전력 OFDM용 IVC(Current to Voltage Converter)를 설계한다. 시뮬레이션 결과 설계된 IVC는 FFT Block의 출력이 $7.35{\mu}A$ 이상일 때 3V 이상의 전압을 출력하고, FFT Block의 출력이 $0.97{\mu}A$ 이하일 때 0.5V 이하의 전압을 출력하였다. 설계된 IVC로 저전력 Current-mode FFT LSI의 동작이 가능하게 되며, 전류모드신호처리는 차세대 무선 통신 시스템의 발전에 기여할 것이다.
본 논문에서는 기존 2진 FFT(Fast fourier transform)에서 확장해 다치논리 연산기를 이용해서 고속 다치 FFT 연산기를 구현하였다. 이를 바탕으로 구현한 FFT 연산의 가산은 기존의 2치 FFT연산과 비교해 결선과 트랜지스터 개수도 반으로 줄어지는 효과가 있다. 캐리 전파없는 가산기를 구현하기 위해서 (0,1,2,3)의 과잉 디지트 집합을 이용한 과잉 양의 수 표현(Reduntandt Positive-digit number Representation)을 FFT 내부적으로 이용하였고 이로 인해 능동소자의 감소와 이를 연결하기 위한 결선의 감소의 효과가 있고 VLSI(Very large scale intergation)의 설계시 정규성과 규칙성으로 효과적이다. FFT의 가산동작을 위해서는 캐리전파없는 가산기를 사용하였고 그리고 곱셉작용을 위해서는 곰셉기의 연산시간이 길고 면적이 큼으로 간단한 수학적 동작을 위해서 다치 LUT(Look up table)을 이용해 곱셈의 역할을 대신하였다. 마지막으로 시스템의 호환을 위해 하이브리드형 다치 FFT 연산기를 설계하여 예로 제시하였다.
OFDM(Orthogonal Frequency Division Multiplexing) 시스템의 Rayleigh fading 에 대한 내구성을 증대시키기 위하여 채용되는 2 종류의 스마트안테나 즉 귀납적인 고유공간법에 기반한 FFT(Fast Fourier Transform) 전단 스마트안테나와 Wiener 해법에 기반한 FFT 후단 스마트안테나의 가중치벡터 갱신의 수학적 모델을 정의한 후 컴퓨터 모의실험에 의거, 그 성능들을 비교 분석하였다. 장치의 복잡성의 대가로 FFT 후단 스마트안테나의 성능이 훨씬 우수함이 보여졌고 특히 다중경로의 시간지연이 OFDM 가드타임을 벗어날 경우와 강한 동일채널 간섭신호가 존재할 경우의 FFT 후단 스마트안테나 성능의 우월성이 입증되었다. FFT 후단 스마트안테나의 복잡성을 줄이기 위하여 제안된 부채널 군집형 가중치벡터 갱신 안테나와 부채널 전력 기반의 MRC(Maximum Ratio Combining) 다이버시티 안테나 기법의 성능이 전형적인 Wiener 해법에 기반한 FFT 후단 스마트안테나와 비교되었다.
FFT(Fast Fourier Transform) 프로세서는 OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 사용된다. 근래에는 광대역과 이동성에 대한 요구가 높아짐에 따라 큰 포인트를 가지는 FFT 프로세서의 연구가 필요하다. FFT 포인트 수가 증가할수록 회전인자가 저장된 메모리가 차지하는 면적은 증가한다. 본 논문에서는 Radix-2, $2^2,\;2^3,\;2^4$ 알고리즘의 회전인자 인덱스 생성 방법을 제안한다. 제안한 회전인자 인덱스 생성기(Twiddle Factor Index Generator : TFIG)는 간단하게 카운터와 양수곱셈기로만 구성된다. 각각의 R2SDF(Radix-2 Single-Path Delay Feedback), $R2^2SDF,\;R2^3SDF,\;R2^4SDF$ 1024포인트 FFT 프로세서에 ROM 크기를 1/8N로 줄인 회전인자 계수 생성기(Twiddle Factor Coefficient Generator : TFCG)를 설계하여 제안한 알고리즘을 검증하였다. $R2^4SDF$의 TFCG 경우 면적, 전력에서 각 57.9%, 57.5%정도의 이득을 얻었다.
This paper describes a design of 8192-Point pipelined FFT/IFFT processor (PFFTSk) core for DVB-T and DMT-based VBSL modems. A novel two-step convergent block floating -point (75_CBFP) scaling method is proposed to improve the signal- to-quantization-noise ratio (SeNR) of FFT/IFFT results. Our approach reduces about 80% of memory when compared with conventional CBFP methods. The PFFTSk core, which is designed in VHDL and synthesized using 0.25-${\mu}{\textrm}{m}$ CMOS library, has about 76,300 gates, 390k bits RAM, and Twiddle factor ROM of 39k bits. Simulation results show that it can safely operate up to 50-MHz clock frequency at 2.5-V supply, resulting that a 8192-point FFT/IFFT can be computed every 164-$mutextrm{s}$. The SQNR of about 60-dB is achieved.
In OFDM-based systems, FFT is a critical component since it occupies large area and consumes more power. In this paper, we present a low hardware-cost and low power 512-point pipelined FFT design method for OFDM applications. To reduce the number of twiddle factors and to choose simple design architecture, the radix-$2^4-2^3$ algorithm are exploited. For twiddle factor multiplication, we propose a new canonical signed digit (CSD) complex multiplier design method to minimize the hardware-cost. In hardware implementation with Intel FPGA, the proposed FFT design achieves more than about 28% reduction in gate count and 18% reduction in power consumption compared to the previous approaches.
SCPI(Standard Commands for Programmable Instrument) is a standard command sets designed for controlling various types of instruments. In order to control FFT(Fast Fourier Transform) analyzing device using SCPI it is required to support sweep measurement function. We defined SCPI command set for FFT analysis and developed parser of defined command set using lex(Lexical Analyzer Generator) and yacc(Yet Another Compiler Compiler). After developing FFT analyzing test was performed with that parser. Up to audible signal frequency the result of FFT analysis was accurate and that result was agree with that of conventional FFT analyzer. As a result it is proved that various types of instruments including sweep measurement instrument can be controlled with appropriate SCPI command sets. Also when developing new instruments the method used in this experiment will contribute to reducing the time required to develop the SCPI parser and increasing reliability.
A two dimensional constant geometry FFT algorithms and architectures with shuffled inputs and normally ordered outputs are presented. It is suitable for VLSI implementation because all buterfly stages have identical, regular structure. Also a methodology using shuffled FFT inputs and outputs to halve the number of butterfly stages connected by a global interconnection which requires much area is presented. These algorithms can be obtained by shuffling the row and column of a decomposed FFT matrix which corresponds to one butterfly stage. Using non-recursive and recursive pipeline, the degree of serialism and parallelism in FFT computation can be adjusted. To implement high performance high radix FFT easily and reduce the amount of interconnections between stages, the method to build a high radix PE with lower radix PE 's is discussed. Finally the performances of the present architectures are evaluated and compared.
This paper explores the possibility of using a combination of the empirical mode decomposition (EMD) and the Hilbert transform (HT), termed the Hilbert-Huang transform (HHT) method, to identify the modal damping ratios of the structure with closely spaced modal frequencies. The principle of the HHT method and the procedure of using the HHT method for modal damping ratio identification are briefly introduced first. The dynamic response of a two-degrees-of-freedom (2DOF) system under an impact load is then computed for a wide range of dynamic properties from well-separated modal frequencies to very closely spaced modal frequencies. The natural frequencies and modal damping ratios identified by the HHT method are compared with the theoretical values and those identified using the fast Fourier transform (FFT) method. The results show that the HHT method is superior to the FFT method in the identification of modal damping ratios of the structure with closely spaced modes of vibration. Finally, a 36-storey shear building with a 4-storey light appendage, having closely spaced modal frequencies and subjected to an ambient ground motion, is analyzed. The modal damping ratios identified by the HHT method in conjunction with the random decrement technique (RDT) are much better than those obtained by the FFT method. The HHT method performing in the frequency-time domain seems to be a promising tool for system identification of civil engineering structures.
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[게시일 2004년 10월 1일]
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