• 한국컴퓨터정보학회논문지
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• 제10권5호
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• pp.313-322
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• 2005

본 논문에서는 TMS302C6711을 기본 프로세서로 사용하는 DSP Starter Kit(DSK)를 이용하여 병렬신호처리시스템의 성능을 측정하는 성능 모니터를 구현하고 검증한다. 이 성능 모니터의 특징은 DSP/BIOS의 기능 및 실시간 데이터 전송을 위한 RTDX(Real Time Data Exchange)를 사용하여 DSP 작업부하, 메모리 이용률, 그리고 브릿지 트래픽 등과 같은 병렬신호처리시스템의 성능 평가 척도를 측정할 수 있다는 것이다. 시뮬레이션에서는 DSP 알고리즘에서 널리 사용하는 FFT, 2D FFT, Matrix Multiplication, Fir Filter를 사용한다. 하나의 웨이브 파일에서 각각 다른 주기와 데이터 크기, 버퍼크기에 따른 결과를 성능 모니터와 TI(Texas Instrument)사의 코드 컴포저 스투디오로 측정한다. 그리고 그 결과를 비교함으로써 본 논문에서 구현한 성능 모니터의 정확성을 검증한다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.42-47
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• 2020

OFDM 기반 초고속 통신시스템을 위한 IFFT/FFT 프로세서는 저면적 저전력이면서 데이터 처리량이 높고 프로세싱 지연이 적어야 한다. 따라서, 파이프라인과 병렬처리를 적용한 radix-2k 알고리즘 기반 MDF(multipath delay feedback) 구조가 적합하다. 기존의 MDF 구조에서 입력신호의 워드길이에 비례하여 커지는 피드백 메모리는 면적과 전력소모가 크다. 본 논문에서는 OFDM 응용을 위한 radix-22 MDF IFFT 프로세서의 피드백 메모리 크기 감소 방법을 제안한다. MDF 구조에서 첫 두 스테이지의 피드백 메모리의 크기는 전체 피드백 메모리의 75%를 차지하므로 첫 두 스테이지의 피드백 메모리 크기 감소에 초점을 맞춘다. OFDM 전송에서 IFFT 입력신호는 변조데이터와 파일럿과 널 신호로 구성된다는 특징을 이용하여 변조데이터와 파일럿/널 신호를 각각 부호있는 정수로 매핑하여 입력신호의 워드길이를 감소시키는 방법을 제안한다. 시뮬레이션을 통해 제안한 방법이 기존 방법보다 피드백 메모리의 크기를 약 39%까지 감소시킬 수 있음을 보인다.

• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.9-14
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• 2019

소형 밀리미터파 추적 레이다는 저속으로 기동 중인 큰 RCS를 갖는 바다위의 함정 표적에 대하여 TWS(Track While Scan) 방식을 통하여 실시간으로 표적을 탐색, 탐지 하여 추적하는 펄스 방식의 레이더이다. 본 논문에서는 저속으로 기동을 하지만 채프, 디코이 등 다양한 기만체를 운영하는 함정 표적에 대하여 LPRF와 DBS, 및 HRR 신호처리 기법을 통하여 표적 정보를 획득하고 추적하기 위하여 고속의 CPU가 탑재된 보드 개발과 표적정보를 실시간 처리하기 위하여 FPGA(Field Programmable Gate Array)를 활용하여 실시간 FFT 연산이 가능한 DFT(Discrete Fourier Transform) 모듈 설계를 포함한 신호처리기 구조를 설계하고 성능시험을 통해 구현한 신호처리기를 검증하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2283-2286
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• 2003

This paper presents conservation of electrical energy in building with harmonics analysis and compensation which occur in electrical system. We use load controlling and management system in order to adjust load factor of system.The maximum demand limiting and controlling are used ,then the system can acquire the prediction and compare it to the maximum demand set point.The electrical signal analysis based on FFT technique. The harmonics are compensated by using harmonic filters.This system consists computer which works as controller, processor , analysis and database unit together with digital power meter in form of multidrop network through serial communication via RS-485.The load control system uses PLC to control load via serial communication RS-485. The A/D converter is used for sampling the electrical signals via parallel port of computer.The harmonic filters are controlled by a computer.The data of measurement such as voltage, current, power, power factor, total harmonic distortion, energy, etc., can be saved as database and analysis. The load factor is adjusted by limiting and controlling maximum demand. The load factor adjustment can reduce the cost of electric consumption and energy generation together with harmonics compensation in order to increase high efficiency of electrical system.

• 디지털콘텐츠학회 논문지
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• 제8권3호
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• pp.341-346
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• 2007

스피커는 전기적 입력 신호를 소리로 전달해 준다. 이 과정에서 특정 주파수에서 변형이 발생하게 되고 그 결과 소리도 변하게 된다. 본 논문은 스피커 출력이 오디오 대역에서 변형이 발생한 경우 이 주파수 대역을 보정하는 방법으로 DSP AMP를 스피커 유닛과 결합시킨 VADSM(Value-Added Digital Speaker Module)를 제안한다. VADSM은 EQ 조정 기능을 이용하여 소리의 변형이 발생한 주파수 대역의 이득을 조정함으로써 스피커 출력의 평탄한 응답 특성을 유지하도록 한다. VADSM은 DSP AMP를 스피커 유니트와 결합하여 스피커 모듈로 만들어지는데 EQ 조정값을 가지고 있어야 한다. 스피커 출력을 마이크로 입력받아서 FFT를 실행한 후 주파수 스펙트럼을 조사하여 주파수별 이득을 추출해 낸 후 VADSM의 EQ를 조정하도록 하는 시스템이다.

• 한국정보처리학회논문지
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• 제7권10호
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• pp.3049-3054
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• 2000

본 논문에서는 분산공유메모리 다중프로세서 시스템에서 하드웨어 구성요소와 실행환경이 시스템의 전체 성능에 미치는 영향을 시뮬레이션을 통하여 분석한다. PARSEC[1,2]을 이용하여 분산공유메모리 다중프로세서 시스템을 실제 실행환경에 근접하게 모델링하고 그 모델링된 시스템상에 2D FFT를 가상 실행하는 방식의 시뮬레이션 결과, 일반적으로 성능분석을 할 때 성능요소로 고려하지 않느 군소 하드웨어 요소들이 시스템 구성에 따라 시스템의 전체 성능에 상당한 영향을 미침을 밝힌다. 또한 반복순환 구문의 오버헤드, 코드최적화 등 실행조건에 따른 성능의 변화도 정량적으로 분석한다.

• 한국의학물리학회지:의학물리
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• 제3권1호
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• pp.71-78
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• 1992

생체신호 측정 및 처리에 있어서 GUI(graphic user interface)를 도입, 개인용 컴퓨터에서 실현가능한 신호처리 시스템을 구현하였다. 전치증폭장치에서 입력된 신호를 A/D converter로 처리, RS-232C 통신방식으로 개인용 컴퓨터에 전송 저장한 후, 이를 Windows환경에서 사용할 수 있도록 Visual basic으로 programming하였으며, DPS(digital signal processing)루틴에서 digital filtering, FFT처리 등의 신호처리 및 신호해석을 위한 연산과정을 실행하여 화면과 프린트로 출력 되도록 하였다. 본 연구를 통해서 일예로 heart-rate variability에 적용하였으며, 전치증폭회로 및 시스템 설계에 요구되는 하드웨어와 소프트웨어를 소개하고, 그 출력형태를 나타내었다 이러한 방식은 임상분야에서 개인용 컴퓨터를 이용하여 손쉽게 데이타를 입출력 하므로서 동물실험이나 실제 임상에 적용할 수 있으며, 이러한 시스템의 폭넓고 유용한 활용을 위해서는 신호모델에 대한 최적화 계수 추출, 잡음제거, 해석 및 처리결과를 위한 데이타를 가공하는 연산 소프트웨어 개발의 지속적 연구가 필요할 것으로 보인다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 한국통신학회논문지
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• 제34권8C호
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• pp.822-829
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• 2009

본 논문은 선형예측 전처리기을 이용하여 저 전송률 환경에 적합한 HE-AAC의 구조를 제안한다. 저 전송률 환경에서는 HE-AAC의 적절하지 못한 비트 할당 알고리즘 때문에 많은 스펙트럴 홀(스펙트럼 홀)들이 발생을 하고 있으며, 그로 인해서 심각한 음질의 열화가 발생하고 있다. 이를 해결하기 위해서 선형예측 전처리기을 사용하여 저 전송률에서 비트가 적절하게 할당되도록 하였다. HE-AAC로 들어오는 입력신호는 선형예측 전처리기에 의해서 LP 계수와 레지듀얼 신호로 나눠지게 되며, AAC 부분은 분리된 레지듀얼 신호를 부호화하게 된다. 제안된 방법의 성능 평가를 위해서 지각적 잡음(Perceptual noise)의 측정을 통한 객관적인 실험과 MUSHRA 테스트를 통한 주관적인 실험을 하였고, 그 결과 저 전송률 환경에서 제안된 방법을 사용함으로써 성능을 향상시킬 수 있음을 확인하였다.

• 정보처리학회논문지A
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• 제12A권4호
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• pp.305-312
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• 2005

본 논문은 알고리즘 레벨에서 FPGA를 이용하여 에너지 효율이 높은 기법을 제안한다. 제안한 기법을 기반으로 FPGA와 행렬곱셈용 신호처리응용을 위한 고효율 설계 기술을 제안한다. 또한 이러한 신호처리응용 수행시 지연시간과 에너지 효율 측면에서의 FPGA 성능을 분석한다. Xilinx Virtex-II를 대상으로 Virtex-II Pro와 Texas Instrument TMS320C6415에 내장되는 Power PC 코어에서 구동되는 Xilinx library와 기존 알고리즘을 본 논문 기법과의 성능 비교를 수행한다. 성능 비교는 high-level에서 에너지와 지연 시간에 대한 유도 공식을 통한 추정치와 low-level 시뮬레이션을 통해 평가하였다. FFT에 대해 본 논문에서 제안한 기법은 Xilinx library와 DSP에 비해 각각 $60\%,\;56\%$ 적은 에너지를 소모한다는 결과를 얻었다. 또한 임베디드 프로세서와 비교해 EAT지수에서 10배의 개선을 보여준다. 위와 같은 결과는 FPGA가 DSP나 임베디드 프로세서에 비해 월등한 성능을 보여준다는 견해에 결정적인 단서가 된다 또한, 이는 FPGA가 앞의 두 종류의 디바이스에 비해 더 적은 전력을 소모하면서 동시에 더 나은 성능을 보인다는 사실을 보여준다.