• 대한전자공학회논문지SP
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• 제47권5호
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• pp.229-234
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• 2010

본 논문에서는 수심이 낮은 곳에서도 ADCP(Acoustic Doppler Current Profiler)를 사용할 수 있도록 주파수 해상도를 높이는 음향신호처리 기법을 제안하였다. ADCP는 유속을 측정하는 장치이다. 일반적으로 바다에서 사용하는 ADCP는 수심의 제약이 없어서 300K Hz 이하의 중심주파수를 사용할 수 있으나 하천의 경우는 가뭄이 길어지면 수심이 30cm 이하도 나타나기 때문에 사용하기 힘들다. 따라서 기존의 신호처리 방법으로는 수심이 낮은 하천에서 유속을 측정하기 매우 어렵다. 본 연구에서는 낮은 하천의 수심을 고려하여 Zoom FFT 방법을 이용하여 유속을 추정하는 연구를 시뮬레이션해본 결과 이론적으로는 약 ${\pm}62\;cm/s$ 정도의 오차를 줄일 수 있었고, 실험적으로는 약 ${\pm}93\;cm/s$ 정도의 오차가 줄어들었다. 실험에서도 기존의 알고리즘으로 추정이 안 되었던 것이, 유속 20 cm/s 이상에서는 유속 추정이 가능하였다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.108-115
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• 1990

고속 퓨리어변화(Fast Fourier Transform)연산용 2차원 시스토릭 어레이의 기본 구성요소인 단위 처리요소(Unit processing element)를 직접회로로 설계, 제작하고 제작된 칩을 평가하였다. 설계된 칩은 FFT 연산을 위한 데이타셔플링 기능과 반쪽 버터플라이 연산기능을 수행한다. 약 6,500여개의 트랜지스터로 구성된 이 칩은 표준셀 방식으로 설계되었으며, 2미크론 이중 금속 P-Well CMOS 공정으로 제작되었다. 제작된 칩을 웨이퍼 상태로 프로브카드를 이용하여 평가하였으며 그 결과, 20MHz 클럭 주파수에서 반쪽 버터플라이 연산이 0.5${\mu}sec$에 수행됨을 확인하였다. 본 논문에서 설계, 제작된 칩을 이용하여 1024-point FFT를 연산하는 경우 11.2${\mu}sec$의 시간이 소요될 것으로 예상된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1221-1224
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• 2003

A 64-point R2$^2$ SDF pipeline FFT processor using a new efficient computation sharing multiplier was designed. Computation sharing multiplication specifically targets computation re-use in multiplication of coefficient vector by scalar and is effectively used in DSP(Digital Signal Processing). To reduce the number of multipliers in FFT, we used the proposed computation sharing multiplier. The 64-point pipeline FFT processor was implemented by VHDL and synthesized using Max+PLUSII of Altera. The simulation result shows that the proposed computation sharing multiplier can be reduced to about 17.8% logic cells compared with a conventional multiplier. This processor can operate at 33MHz and calculate a 64-point pipeline FFT in 1.94 $mutextrm{s}$.

• ETRI Journal
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• 제45권6호
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• pp.1035-1045
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• 2023

We propose a novel graphics processing unit (GPU) algorithm that can handle a large-scale 3D fast Fourier transform (i.e., 3D-FFT) problem whose data size is larger than the GPU's memory. A 1D FFT-based 3D-FFT computational approach is used to solve the limited device memory issue. Moreover, to reduce the communication overhead between the CPU and GPU, we propose a 3D data-transposition method that converts the target 1D vector into a contiguous memory layout and improves data transfer efficiency. The transposed data are communicated between the host and device memories efficiently through the pinned buffer and multiple streams. We apply our method to various large-scale benchmarks and compare its performance with the state-of-the-art multicore CPU FFT library (i.e., fastest Fourier transform in the West [FFTW]) and a prior GPU-based 3D-FFT algorithm. Our method achieves a higher performance (up to 2.89 times) than FFTW; it yields more performance gaps as the data size increases. The performance of the prior GPU algorithm decreases considerably in massive-scale problems, whereas our method's performance is stable.

• 융합신호처리학회논문지
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• 제14권3호
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• pp.191-204
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• 2013

본 논문에서는 대전상관기의 상관결과에 나타난 유사 DC 성분과 위상의 0도 집중현상을 해결하기 위해 정교한 지연추적을 담당하는 메모리설정과 FFT 계산모듈의 under/overflow 문제를 살펴보는 실험결과를 고찰하였다. 상관기의 정교한 지연추적에는 링버퍼 메모리가 사용되고 있는데, 이 메모리의 데이터 읽기/쓰기 주소의 부적절한 설정으로 인해 상관출력에서 강한 유사 DC 성분이 생성되는 것을 확인하였으며, 포트/스트림이 변경될 때의 1 세그먼트 데이터를 상관처리에 사용하지 않도록 메모리 설정을 수정하였다. 그리고 상관결과에서 대역폭 시작채널의 위상이 0도에 집중되는 현상은 FFT 모듈의 스케일링 값이 적절하지 않았을 때 발생하는 under/overflow의 효과임을 시험을 통해 확인하였으며, 이 문제의 개선방법에 대해 논하였다. 정교한 지연추적의 메모리 설정을 수정하고 적절한 값의 FFT 스케일링 값을 사용하여, 실제 전파천문 관측데이터에 대하여 상관처리 시험을 수행한 결과, 이전보다 개선된 신호대잡음비(SNR)와 향상된 전파세기를 얻을 수 있었다.

• Journal of Advanced Marine Engineering and Technology
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• 제36권4호
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• pp.504-511
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• 2012

본 연구에서는 FMCW타입의 레이더 레벨 트랜스미터의 송 수신 신호간 주파수 차인 비트 주파수를 이용한 레벨 측정 장치를 구현하고자 한다. 레벨 정보를 나타내는 비트 주파수는 FFT(Fast Fourier Transform)과정을 통해 해석되며, 주파수 정밀도를 향상시키기 위해 Zoom FFT 기법을 적용하였다. Zoom FFT는 신호 처리 장치의 설계 초기에 결정되는 샘플링 주파수나 샘플링 데이터 수를 변경하지 않고도 주파수 분해능을 개선할 수 있는 장점을 가지며, Zoom FFT를 적용함으로써 146.5[mm]이던 거리 분해능을 5[mm]의 거리 분해능으로 크게 개선하였다. 또한, 스플라인 보간법을 활용하여 FFT point 수를 늘임으로써 레벨 측정 오차를 개선할 수 있었다. Zoom FFT를 적용한 거리 측정 방식의 유효성을 검증하기 위하여 1[mm] 단위로 거리 조정이 가능한 실험 장치를 제작하였으며, 실험을 통해 700~2,000[mm]의 거리에서 ${\pm}2$[mm] 이내의 측정 오차로 정밀 측정이 가능함을 확인하였다.

• 한국지능시스템학회논문지
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• 제17권4호
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• pp.569-574
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• 2007

최근 많은 광대역 유무선 통신 응용분야에서 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 표준기술로 채택하고 있다. OFDM 방식의 고속 무선 데이터 통신을 위한 FFT 프로세서는 일반적으로 DSP(Digital Signal Processing)로 구현되었으나, 큰 전력 소비를 필요로 한다. 따라서, OFDM 통신방식의 단점인 전력문제를 보완하기 위해서 전류모드 FFT LSI가 제안되었고, 저소비전력 전류모드 FFT LSI를 동작시키기 위해서는 전류모드를 전압모드로 바꾸는 VIC(Voltage to Current Converter) 그리고 다시 전류모드를 전압모드로 바꾸어 주는 IVC(Current to Voltage Converter)가 필요하다. 그러나, OP-AMP로 구현되는 종래의 IVC는 회로규모가 크고, 전력소비가 크며, LSI 내에 크고 정확한 높은 저항을 필요로 한다. 또한 전류모드신호처리에서 많이 이용되는 Current Mirror 회로 등의 출력단자로부터 전류신호를 입력받은 경우, 입력단자간의 전위차가 발생하며, DC offset 전류가 발생하는 등의 문제점을 갖는다. 따라서 본 연구에서는 저전력 동작이 가능하고, 향후, single chip 응용이 가능한 IVC를 $0.35{\mu}m$ 공정에서 설계함으로서, $0.35{\mu}m$ 공정에서의 전류모드 FFT LSI의 전압모드 출력이 가능해졌다 설계된 IVC는 FFT LSI의 출력이 디지털신호로 환산한 ${\pm}1$인 점을 감안하여, 전류모드 FFT LSI의 출력이 $13.65{\mu}A$ 이상일 때에 3.0V의 전압을 출력하고, FFT LSI의 출력이 $0.15{\mu}A$ 이하일 때에 0.5V 이하의 전압을 출력하도록 하였으며, IVC의 총 소비전력은 약 1.65mV이하로 평가되었다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.35-41
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• 2020

FFT(fast Fourier transform) 프로세서는 통신, 영상, 생체 신호처리와 같은 다양한 응용에 폭 넓게 사용된다. 특히, 고성능 저전력 FFT 연산은 OFDM 전송방식을 사용하는 통신시스템에서는 필수적이다. 본 논문에서는 연산복잡도가 적고 하드웨어 효율이 우수한 새로운 radix-26 FFT 알고리즘을 제안한다. 7차원 인덱스 매핑을 사용하여 회전인자를 분해하고 radix-26 FFT 알고리즘을 유도한다. 제안한 알고리즘은 기존 알고리즘과 비교하여 회전인자가 간단하고 복소 곱셈 수가 적어 회전인자를 저장하는 메모리 크기를 줄일 수 있다. 한 스테이지에서 회전인자의 계수가 적을 때 복소 곱셈기 대신 복소 상수곱셈기를 사용하면 복소곱셈을 효율적으로 처리할 수 있다. 복소 상수곱셈기는 CSD(canonic signed digit)과 CSE(common subexpression elimination) 알고리즘을 사용하여 보다 효율적으로 설계할 수 있다. 제안한 radix-26 알고리즘에서 필요한 복소 상수곱셈기를 CSD와 CSE를 이용하여 효율적으로 설계하는 방법을 제안한다. 제안한 방법의 성능을 평가하기 위해 SDF(single-path delay feedback) 구조를 사용하여 256 포인트 FFT를 설계하고 FPGA로 합성한 결과, 제안한 알고리즘은 기존 알고리즘 보다 약 10% 정도 하드웨어를 적게 사용하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.15-23
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• 2009

본 논문은 높은 데이터 처리율을 요하는 MIMO-OFDM 시스템을 위하여 고속의 낮은 하드웨어 복잡도를 가진 128/64-point $radix-2^4$ FFT/IFFT 프로세서 설계에 대해 제안한다. 높은 Radix 다중경로 지연 피드백 (MDF) FFT구조는 고속의 데이터 처리율과 낮은 하드웨어 복잡도를 제공한다. 제안하는 프로세서는 128-point와 64 Point FFT/IFFT의 동작을 지원할 뿐만 아니라 4-병렬 데이터 경로를 사용함으로써 높은 데이터 처리율을 지원한다. 또한, 제안하는 프로세서는 기존의 128/64-point FFT/IFFT 프로세서에 비해 낮은 하드웨어 복잡도를 지닌다. 제안된 FFT/IFFT 프로세서는 IEEE 802.11n 표준의 요구사항을 만족시키며 140MHz 클락 속도에서 560MSample/s의 높은 데이터 처리율을 가진다.

• 대한전자공학회논문지
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• 제14권6호
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• pp.26-30
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• 1977

DFT 및 FFT의 계산과정에 포함된 redunduncy를 분석하고 이 redundancy를 최대한으로 감소시키는 방장을 제안하였다. 이로서 FFT계산 등을 위한 계산기시간이 대폭감축됨을 실증하였다. T.D.C.F와 T.D.F.T 등을 Discrete한 경우에 확장하여 Digital Signal Processing의 여러 과정에 있어서 더 길은 물리적 뜻을 부여할 수가 있었다.