• 전기전자학회논문지
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• 제17권4호
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• pp.511-516
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• 2013

본 논문에서는 DAC(Digital to Analog Converter) 출력을 지연시켜 디지털 피드백 패스를 추가하는 FDPA 기법을 사용한 SDM(Sigma Delta Modulator)을 제안한다. 지연된 디지털 피드백 패스만을 추가하여 SDM의 해상도를 높이고 기존 구조의 아날로그 피드백 패스를 제거함으로써 기존 구조에 비해 사용되는 클록이 줄어들어 회로가 간단하다. 제안한 구조를 설계하기 위해 MATLAB 모델링을 이용하여 적분기의 최적 계수를 설정하였다. 설계된 SDM은 $0.18{\mu}m$ CMOS 공정을 사용하였고 신호 대역폭 20KHz, 샘플링 주파수 2.56MHz에서 81dB의 SNR, $220{\mu}W$의 전력을 소모한다.

• 전기전자학회논문지
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• 제18권2호
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• pp.192-197
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• 2014

본 논문은 개선된 입력 범위를 갖는 FDPA(Feedback Delay Pass Addition) 방식의 3차 SDM(Sigma-Delta Modulator) 구조를 제안한다. 기존의 구조는 2차 SDM 구조에서 디지털 딜레이 패스만을 추가하여 3차 전달함수를 구현하였지만, 첫 번째 적분기로 피드백 하는 패스가 많아짐에 따라 입력 범위가 매우 작은 단점이 있다. 그러나 제안된 구조는 첫 번째 적분기로 피드백 하는 디지털 패스를 2차 적분기로 피드백 하여 입력 범위를 9dB 개선할 수 있었다 이를 이중 샘플링 기법을 통해 연산 증폭기 한 개 만으로 3차 SC SDM을 구현하였다. 공급전압 1.8V, 신호대역폭 20KHz, 오디오 대역 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 SDM을 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 83.8dB, 전력소비는 $700{\mu}W$, Dynamic Range는 82.8dB이다.