• 대한전자공학회논문지TC
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• 제48권8호
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• pp.27-35
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• 2011

이 논문에서는 Extended QRD-RLS 등화기의 성능을 분석한다. Extended QRD-RLS 등화기는 시스톨릭 어레이(Systolic Array) 구조를 사용하여 구현되므로 이 구조의 등화기에 여러 가지 길이의 송신 신호를 보내어 등화기 성능을 분석하였다. 분석 방법은 채널의 주파수 응답과 등화기의 주파수 응답을 곱하여 전체 시스템의 주파수 응답에 대한 편평도를 관찰하는 방식을 사용하였다. 송신 신호의 길이를 8, 16, 32, 64개로 변화시키며 4 탭 등화기의 편평도를 관찰하였으며, 5 탭 등화기에 대하여도 같은 실험을 반복하였다. 각각의 탭 수에 대하여 공통으로 16개의 송신 신호 길이일 때에 편평도가 현저히 향상됨을 관찰할 수 있었다.

• 대한전자공학회논문지TC
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• 제47권6호
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• pp.1-9
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• 2010

이 논문에서는 시스톨릭 어레이 구조를 갖는 고속/저전력 Extended QRD-RLS 등화기 구조를 제안한다. 기존의 시스톨릭 어레이 구조를 갖는 Extended QRD-RLS 등화기는 입력행렬의 QR분해를 위해서 벡터모드 CORDIC을 사용하여 벡터의 각도를 계산하고, 회전모드 CORDIC에서는 이 각도를 전달받아 벡터를 회전시킨다. 제안된 등화기 구조에서는 벡터모드 CORDIC과 회전모드 CORDIC이 정반대방향으로 회전하는 것을 이용하여 구현 하드웨어의 크기를 현저히 감소시켰다. 이와 더불어 제안구조에서는 벡터모드 CORDIC과 회전모드 CORDIC을 동시에 동작함으로써 계산시간을 1/2로 감소시킬 수 있었다. 제안구조의 HDL 코딩과 칩 설계를 통하여 기존의 시스톨릭 어레이 구조와 비교하여 23.8%의 구현면적 감소를 확인하였다.

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.25-35
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• 2024

In the present modern day, as the complexity and size of SoC(System on Chip) increase, the importance of design verification are increasing, Therefore it takes a lot of time to verify the design. There is an emerging need to manage the verification environment faster and more efficiently by reusing the existing verification environment. UVM-based verification is a standardized and highly reliable verification method widely adopted and used in the semiconductor industry. This paper presents a UVM-based verification for the 4 tap equalizer module with a systolic array structure. Through the constraints randomization, it was confirmed that various test scenarios stimulus were generated. In addition, by verifying a simulation comparing the actual DUT outputs with the MATLAB reference outputs, the reuse and efficiency of the UVM test bench could be confirmed.