• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.221-221
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• 2013

Striving to replace the well known silicon nanocrystals embedded in oxides with solution-processable charge-trapping materials has been debated because of large scale and cost effective demands. Herein, a silicon quantum dot-polystyrene nanocomposite (SiQD-PS NC) was synthesized by postfunctionalization of hydrogen-terminated silicon quantum dots (H-SiQDs) with styrene using a thermally induced surface-initiated polymerization approach. The NC contains two miscible components: PS and SiQD@PS, which respectively are polystyrene and polystyrene chains-capped SiQDs. Spin-coated films of the nanocomposite on various substrate were thermally annealed at different temperatures and subsequently used to construct metal-insulator-semiconductor (MIS) devices and thin film field effect transistors (TFTs) having a structure p-$S^{++}$/$SiO_2$/NC/pentacene/Au source-drain. C-V curves obtained from the MIS devices exhibit a well-defined counterclockwise hysteresis with negative fat band shifts, which was stable over a wide range of curing temperature ($50{\sim}250^{\circ}C$. The positive charge trapping capability of the NC originates from the spherical potential well structure of the SiQD@PS component while the strong chemical bonding between SiQDs and polystyrene chains accounts for the thermal stability of the charge trapping property. The transfer curve of the transistor was controllably shifted to the negative direction by chaining applied gate voltage. Thereby, this newly synthesized and solution processable SiQD-PS nanocomposite is applicable as charge trapping materials for TFT based memory devices.

• 한국음향학회지
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• 제19권7호
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• pp.42-47
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• 2000

본 논문에서는 DSP Group사의 16비트 고정 소수점 DSP(Digital Signal Processor)인 OakDSP Core를 사용하여 유럽의 이동통신에서 표준으로 사용되고 있는 음성 부호화기 알고리즘인 GSM-EFR (Global System for Mobile communications-Enhanced Full Rate)을 실시간으로 구현하였다. 실시간 구현된 GSM-EFR 음성 부호화기의 계산량은 약 24MIPS가 소요 되며, 7.06K 워드의 코드 메모리와 12.19K 워드의 데이터 메모리를 사용하였다. 구현된 음성 부호화기는 ETSI에서 제공하는 시험 벡터 샘플을 모두 통과하였으며, 객관적 평가툴을 이용하여 지각 평가를 수행한 결과, 32kbps ADPCM과 비슷한 음질을 보였다. 본 논문에서 실시간으로 구현된 GSM-EFR 음성 부호화기는 IMT2000 비동기 방식의 음성 부호화기 표준인 GSM-AMR의 최상위 전송률 모드로서, 앞으로 IMT-2000 비동기식 단말기용 모뎀 ASIC에 탑재할 GSM-AMR 음성 부호화기의 구현을 위한 기본 구조로 이용될 예정이다.

• 한국컴퓨터산업학회논문지
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• 제6권5호
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• pp.757-766
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• 2005

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6T Full CMOS SRAM had been continued as the technology advances, However, conventional 6T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6T Full CMOS SRAM is $70{\sim}90F^{2}$, which is too large compared to $8{\sim}9F^{2}$ of DRAM cell. With 80nm design rule using 193nm ArF lithography, the maximum density is 72M bits at the most. Therefore, pseudo SRAM or 1T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed $S^{3}$ cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^{3}$ SRAM cell technology with 100nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2009년도 춘계 종합학술대회 논문집
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• pp.687-692
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• 2009

본 논문에서는 리더와 태그간 900MHz 대역을 사용하여 RFID/USN 기술 교육용 시스템 설계를 제시하였다. 센서가 부착된 능동형 태그와 리더의 설계를 임베디드 환경에서 제시하였으며 리더와 접속하여 제어하는 서버의 소프트웨어 개발은 PC 윈도우 운영체제 환경에서 실현하였다. 개발 환경으로는 ATmega128가 리더와 태그의 프로세서로, 개발 언어는 C 언어가 사용되었다. 서버인 PC에서는 비주얼 스튜디오상의 비주얼 C++ 언어가 사용되었다. 시스템은 PC에서는 리더를 통해 센서로부터 센싱된 정보가 들어 있는 태그를 붙여 관리하고, 인터넷을 통해 태그에 대한 정보 획득, 태그 메모리에 데이터를 읽어 오는 기능을 가지고 있다. 이러한 기능을 가진 900MHz 대역의 RFID/USN 교육용 시스템을 구성하였다.

• 정보처리학회논문지D
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• 제12D권3호
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• pp.335-344
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• 2005

근래들어 구성 요소가 빠른 속도로 지속적으로 발생되는 무한 집합으로 정의되는 데이터 스트림에 대한 개방 데이터 마이닝 방법들이 활발히 제안되고 있다. 데이터 스트림에 내재된 정보들은 시간 흐름에 따른 변화의 가능성이 매우 높다. 따라서, 이러한 변화를 빠른 시간에 분석할 수 있다면 해당 데이터 스트림에 대한 분석에서 보다 유용한 정보를 제공할 수 있다. 본 논문에서는 개방 데이터 마이닝 환경에서 효율적인 최근 빈발 항목 탐색을 위한 이동 윈도우 기법을 제시한다. 해당 기법에서는 데이터 스트림이 지속적으로 확장되더라도 지연 추가 및 전지 작업을 적용하여 마이닝 수행과정에서의 메모리 사용량이 매우 작게 유지되며, 분석 대상 범위의 데이터 객체들을 반복적으로 탐색하지 않기 때문에 각 시점에서 마이닝 결과를 짧은 시간에 구할 수 있다. 더불어, 해당 방법은 데이터 스트림의 최근 정보에 집중한 분석을 통해 해당 데이터 집합의 변화를 효율적으로 감지할 수 있다.

• 한국전기전자재료학회논문지
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• 제19권4호
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• pp.314-321
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• 2006

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6 T Full CMOS SRAM is $70{\sim}90\;F^2$, which is too large compared to $8{\sim}9\;F^2$ of DRAM cell. With 80 nm design rule using 193 nm ArF lithography, the maximum density is 72 Mbits at the most. Therefore, pseudo SRAM or 1 T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64 M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6 T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed S3 cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^3$ SRAM cell technology with 100 nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.

• 전자공학회논문지
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• 제51권10호
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• pp.190-196
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• 2014

본 논문에서는 상용 스마트폰에서의 첨단운전자보조시스템(ADAS)을 위해 모바일 플랫폼에 최적화된 cascade 방식의 HOG 특징을 이용한 보행자 검출 방법을 제안한다. 제한된 모바일 플랫폼 자원을 효율적으로 사용하기 위해 OpenCL 병렬처리 라이브러리를 이용하였고 크게 두 가지 방법으로 수행속도를 향상시켰다. 첫째, 호스트 코드에서 OpenCL 프로그램 빌드 옵션을 특정하고 작업 그룹 크기를 조절하였다. 둘째, 커널 코드에서 지역 메모리와 LUT 등을 사용하여 가속화하였다. 성능 평가를 위하여 널리 알려진 영상처리 라이브러리인 OpenCV for Android 함수의 모바일 CPU 수행 결과와 비교하였으며 실험 결과, OpenCV의 hogcascade 함수보다 25% 향상된 처리속도를 보였다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.47-58
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• 1999

급속한 프로세서 성능 향상에 따라 메인 메모리와의 속도차이를 극복하기 위해서 캐쉬메모리의 사용이 일반화 되었다. 일반적으로 내장된 캐쉬 블록의 메모리는 그 크기가 작기 때문에 테스트 관점에서 테스트 시간보다는 고장 검출률이 중요하다. 따라서 본 논문에서는 다양한 고장 모델을 테스트할 수 있는 테스트 알고리듬과 상대적으로 적은 오버헤드를 갖는 새로운 BIST(Built-In Self Test) 구조를 제안하였다. 새로운 동시 테스트 BIST 구조에서는 캐쉬제어 블록의 비교기를 태그 메모리 결과분석기로 사용한다. 이를 위한 비교기의 선행 테스트를 위해 변형된 주사사슬을 사용하여 테스트 클록을 감소하였다. 몇 개의 경계주사 명령어를 추가하여 내부 테스트 회로들을 제어할 수 있다. 새로운 메모리 테스트 알고리듬은 12N의 복잡도를 갖고 SAFs, AFs, TFs linked with CFs, CFins, CFids, SCFs, CFdyns 및 DRFs의 고장을 테스트할 수 있으며, 새로운 BIST 구조는 합성결과 기존의 동시 테스트 방법보다 약 11%의 오버헤드 감소가 가능하였다.

• Interaction and multiscale mechanics
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• 제2권4호
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• pp.397-411
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• 2009

The effect of soil-structure interaction on a simple single storeyed and two bay space frame resting on a pile group embedded in the cohesive soil (clay) with flexible cap is examined in this paper. For this purpose, a more rational approach is resorted to using the three dimensional finite element analysis with realistic assumptions. The members of the superstructure and substructure are descretized using 20 node isoparametric continuum elements while the interface between the soil and pile is modeled using 16 node isoparametric interface elements. Owing to viability in terms of computational resources and memory requirement, the approach of uncoupled analysis is generally preferred to coupled analysis of the system. However, an interactive analysis of the system is presented in this paper where the building frame and pile foundation are considered as a single compatible unit. This study is focused on the interaction between the pile cap and underlying soil. In the parametric study conducted using the coupled analysis, the effect of pile spacing in a pile group and configuration of the pile group is evaluated on the response of superstructure. The responses of the superstructure considered include the displacement at top of the frame and moments in the superstructure columns. The effect of soil-structure interaction is found to be quite significant for the type of foundation used in the study. The percentage variation in the values of displacement obtained using the coupled and uncoupled analysis is found in the range of 4-17 and that for the moment in the range of 3-10. A reasonable agreement is observed in the results obtained using either approach.

• 전자공학회논문지D
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• 제36D권5호
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• pp.44-53
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• 1999

본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 캐패시턴스를 수치 해석적으로 계산하여 추출하는 새로운 방법과 그 적용 예를 보고한다. 기생 캐패시턴스를 시뮬레이션을 통해 추출하기 위하여, 복잡한 형태의 3차원 대층배선 구조물을 유한요소법을 이용하여 해석하였다. 캐패시턴스를 추출하기 위한 3차원 다층배선 구조물은 3차원 변환 정보를 가진 2차원 평면 마스크 레이아웃 데이터로부터 생성하였다. 시뮬레이션 결과의 정확도를 검증을 위하여 8.0×8.0×5.0㎛\sup 3\ 크기의 영역에 평행한 두 도전층이 상하로 교차한 구조에 대하여 실험치와 비교하였다. 3차원 다층배선 구조물의 기생 캐패시턴스 추출을 위해서, 유한 요소법 적용을 위한 1,960개의 노드와 8,892개의 사면체 메쉬를 생성하였으며, ULTRA SPARC 1 워크스테이션에 대해서 소요된 CPU 시간은 28초이었으며, 4.4 메가바이트의 메모리를 사용하였다.