• 정보처리학회논문지A
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• 제14A권3호
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• pp.173-184
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• 2007

가비지 컬렉션은 자바 가상 머신의 핵심적인 기능으로서 개발자들이 겪는 메모리 관리의 어려움을 줄여준다. 본 논문에서는 임베디드 자바 가상 머신을 위한 가비지 컬렉터인 GenGC와 GenRGC의 성능을 평가하고 분석한다. 성능 평가를 위하여 썬 마이크로시스템즈사에서 개발한 실제 임베디드 자바 가상 머신인 CVM을 플랫폼으로 사용하며, SpecJVM98을 벤치마크 프로그램 집합으로 사용한다. 첫째, GenGC와 GenRGC의 성능을 비교하기 위하여 힙의 크기 및 각 영역의 크기를 변화시키면서 가비지 컬렉션 수행 시간 및 지연 시간을 비교한다. 둘째, GenRGC의 성능을 보다 세밀하게 분석하기 위하여 힙의 구성 요소 중 블록과 프레임의 크기를 변화시키면서 가비지 컬렉션 수행 시간 및 지연 시간을 측정하여 분석한다. 셋째, GenRGC를 사용하기 위하여 필요한 저장 공간의 크기를 분석하고, GenRGC가 제한된 메모리를 가지는 임베디드 환경에서 적합하다는 것을 보인다. CVM은 가장 대표적인 임베디드 자바 가상 머신이므로, 이와 같은 성능 연구는 실제 응용 환경에서 가비지 컬렉터의 성능을 보다 정확히 예측할 수 있다는 점에서 큰 의미를 갖는다.

• International journal of advanced smart convergence
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• 제6권1호
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• pp.26-31
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• 2017

When mobile navigator device accesses data randomly, the cache memory performance is rapidly deteriorated due to low memory access locality. For instance, GPS (General Positioning System) of navigator program for automobiles or drones, that are currently in common use, uses data from 32 satellites and computes current position of a receiver. This computation of positioning is the major part of GPS which accounts more than 50% computation in the program. In this computation task, the satellite signals are received in real time and stored in buffer memories. At this task, since necessary data cannot be sequentially stored, the data is read and used at random. This data accessing patterns are generated randomly, thus, memory system performance is worse by low data locality. As a result, it is difficult to process data in real time due to low data localization. Improving the low memory access locality inherited on the algorithms of conventional communication applications requires a certain optimization technique to solve this problem. In this study, we try to do optimizations with data and memory to improve the locality problem. In experiment, we show that our case study can improve processing speed of core computation and improve our overall system performance by 14%.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.751-754
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• 2000

When charge-trap SONOS cells are used flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM cells were fabricated using 0.35$\mu\textrm{m}$ standard memory cell embedded logic process including the ONO cell process. based on retrograde twin-well, single-poly, single metal CMOS process. The thickness of ONO triple-dielectric for memory cell is tunnel oxide of 24${\AA}$, nitride of 74 ${\AA}$, blocking oxide of 25 ${\AA}$, respectively. The program mode(Vg: 7,8,9 V, Vs/Vd: -3 V, Vb: floating) and the erase mode(Vg: -4,-5,-6 V, Vs/Vd: floating, Vb: 3V) by modified Fowler-Nordheim(MFN) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation($\Delta$Vth, S, Gm) characteristics than channel MFN tunneling operation. Also the program inhibit conditions of unselected cell for separated source lines NOR-tyupe flash memory application were investigated. we demonstrated that the program disturb phenomenon did not occur at source/drain voltage of 1 V∼4 V and gate voltage of 0 V∼4.

• 정보보호학회논문지
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• 제32권3호
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• pp.487-499
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• 2022

딥러닝과 같은 기계학습 기술은 최근에 광범위하게 활용되고 있다. 이러한 딥러닝은 최근 낮은 컴퓨팅 성능을 가지는 임베디드 기기 및 엣지 디바이스에서 보안성 향상을 위해 ARM TrustZone과 같은 신뢰 수행 환경에서 수행되는데, 이와 같은 실행 환경에서는 제한된 컴퓨팅 자원으로 인해 정상적인 수행에 방해를 받는다. 이를 극복하기 위해 DNN 모델 partitioning을 통해 TEE의 제한된 memory를 효율적으로 사용하며 DNN 모델을 보호하는 TPMP를 제안한다. TPMP는 최적화된 memory 스케줄링을 통해 기존의 memory 스케줄링 방법으로 수행할 수 없었던 모델들을 TEE 내에서 수행하여 시스템 자원 소모를 거의 증가시키지 않으면서 DNN의 높은 기밀성을 달성한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.211-214
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• 2003

현재 VOD 의 구현 방식은 PC기반을 이용하여 구현되고 있는데 이 VOD를 PC기반이 아닌 Embedded System으로 구현하는 연구를 수행하였다. 이 시스템의 OS는 WindowsCE.net을 이용하였으며, x86코어를 내장한 Sc1200(National사의 Geode제품군)을 CPU로 사용하였고, 메모리는 128 MByte SDRAM을 사용하였다. 그 외에 영상 데이터의 처리를 위하여 Mpeg Decoder를 사용하였고, Internet 망을 이용하기 위한 Ethernet Controller를 이용하였다. 그리고 소프트웨어를 저장하기 위한 저장메모리가 3가지 가 있는데, BIOS를 위한 Boot ROM과 WindowsCE Kernel을 저장하고 있는 Flash Memory, 그리고 나머지 기타 환경을 저장하기위한 Disk On Chip이 3가지가 저장메모리이다. 이 시스템의 영상출력부는 컴포지트(Composite), 컴포넌트(Com ponent), S-Video가 있으며 이들 중 1가지를 선택하여 TV에 연결하여 동작 되도록 하였다. 실제 구현은 시스템 개발에 필요한 BIOS, WinodwsCE.net Porting, DeviceDriver와 동작 확인에 필요한 간단한 Application 제작하였으며, 영상 Play는 WindowsCE.net에 포함되어있는 Window Media Player를 이용하였다. 따라서, 본 논문은 현재 PC에서 구현되고 있는 VOD 서비스의 단점들인 불필요한 마우스와 키보드 조작, PC와 TV의 연결 시 해상도 호환 문제등 을 보완하고자 Embedded System의 형태로 바꾸어 손쉽게 TV와 연결하여 사용할 수 있도록 구현하는데 의의가 있다고 할 수 있다.

• 한국음향학회지
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• 제30권8호
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• pp.461-467
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• 2011

제한된 대역폭을 효율적으로 사용하기 위해서 도입된 가변 전송률은 먼저 신호의 정확한 분류를 필요로 한다. 특히 멀티미디어 서비스가 보편화 되면서 음성/음악 신호 분류의 중요성도 높아지게 되었다. 음성/음악 분류기 중, 서포트벡터머신 (SVM)을 이용한 분류기는 높은 분류 정확도로 주목받고 있다. 그러나 SVM는 많은 계산량과 저장 공간을 요구하므로 효율적인 구현이 요구되며, 특히 임베디드 시스템과 같이 자원이 제한 적인 경우에는 더욱 그러하다. 본 논문에서는 먼저 SVM을 이용한 음성/음악 분류기의 임베디드 시스템으로의 구현을 실행시간과 에너지소비의 관점에서 분석하고, 효율적인 구현을 위한 두가지 방법들을 제안한다. 서포트벡터의 판별결과에의 기여도를 바탕으로 기여도가 낮은 벡터들을 제외하는 방법과, 음성/음악 신호에 기본적으로 존재하는 각 프레임간의 상관관계를 이용하여 입력신호의 일부를 건너뛰는 방법이다. 이 기법들은 SVM의 학습 시 사용되는 다른 최적화 기법에 관계없이 적용이 가능하며, 실험을 통해 분류의 정확도, 실행시간, 그리고 에너지소비의 관점에서 그 성능을 증명하였다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.55-62
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• 2007

모바일 기기와 같이 배터리에 의존적인 시스템에서 사용되는 임베디드 프로세서는 총 소모 전력의 많은 부분을 캐시에서 소모한다. 본 논문에서는 임베디드 프로세서용 고성능 선인출 데이터캐시의 저전력화 방안을 연구하였다. 고성능 선인출 데이터캐시에서 메모리 참조명령의 수행에 앞서 참조예측의 결과로 발생하는 선인출 명령은 캐시 적중률을 높여 메모리 참조 시간을 단축하는 반면 선인출 명령의 수에 비례하여 전력 소모가 증가한다. 본 논문에서는 선인출 데이터캐시에 태그이력표(tag history table)를 구비하여 병렬태그탐색을 최소화함으로써 전력 소모를 줄이는 캐시 구조를 제안하였다. 실험을 통해 확인한 결과 제안한 데이터캐시 구조가 기존 데이터캐시 구조에 비하여 수행 시간과 전력 소모를 모두 줄일 수 있음을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.108-109
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• 2012

This talk will begin with the demonstration of facile synthesis of silicon nanostructures using the magnesiothermic reduction on silica nanostructures prepared via self-assembly, which will be followed by the characterization results of their performance for energy storage. This talk will also report the fabrication and characterization of highly porous, stretchable, and conductive polymer nanocomposites embedded with carbon nanotubes (CNTs) for application in flexible lithium-ion batteries. It will be presented that the porous CNT-embedded PDMS nanocomposites are capable of good electrochemical performance with mechanical flexibility, suggesting these nanocomposites could be outstanding anode candidates for use in flexible lithium-ion batteries. Directed self-assembly (DSA) of block copolymers (BCPs) can generate uniform and periodic patterns within guiding templates, and has been one of the promising nanofabrication methodologies for resolving the resolution limit of optical lithography. BCP self-assembly processing is scalable and of low cost, and is well-suited for integration with existing semiconductor manufacturing techniques. This talk will introduce recent research results (of my research group) on the self-assembly of Si-containing block copolymers for the achievement of sub-10 nm resolution, fast pattern generation, transfer-printing capability onto nonplanar substrates, and device applications for nonvolatile memories. An extraordinarily facile nanofabrication approach that enables sub-10 nm resolutions through the synergic combination of nanotransfer printing (nTP) and DSA of block copolymers is also introduced. This simple printing method can be applied on oxides, metals, polymers, and non-planar substrates without pretreatments. This talk will also report the direct formation of ordered memristor nanostructures on metal and graphene electrodes by the self-assembly of Si-containing BCPs. This approach offers a practical pathway to fabricate high-density resistive memory devices without using high-cost lithography and pattern-transfer processes. Finally, this talk will present a novel approach that can relieve the power consumption issue of phase-change memories by incorporating a thin $SiO_x$ layer formed by BCP self-assembly, which locally blocks the contact between a heater electrode and a phase-change material and reduces the phase-change volume. The writing current decreases by 5 times (corresponding to a power reduction of 1/20) as the occupying area fraction of $SiO_x$ nanostructures varies.

• 정보처리학회논문지A
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• 제12A권7호
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• pp.571-582
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• 2005

NAND 플래시 메모리는 저전력 소비, 비휘발성, 읽기 속도의 항상 등의 장점이 있다. 그러나 제자리 덮어쓰기(in-place-update)가 불가능하고 지우는 횟수에 제한이 있으며 페이지 단위로 연산이 수행되는 단점이 있다. 이러한 NAND 플래시 메모리를 위한 전용 파일 시스템으로 YAFFS가 개발되었지만 여러 가지 문제점이 존재한다. 본 논문에서는 빠른 복구를 위한 기법, 효율적인 데이터 갱신 기법 그리고 균등한 메모리 사용을 위한 플레인 지움 정책을 사용하는 파일 시스템을 제안한다 전원 오류 발생시, 로그 정보를 사용하여 빠른 복구를 지원한다. 그리고 플래시 메모리의 효율적인 사용을 위해 데이터 쓰기 양을 최소화하고 이를 위해 새로운 메타 데이터 구조를 제안한다. 또한 플레인 지움 정책은 플래시의 균등 사용과 임베디드 시스템의 제한된 자원을 고려하여 연산을 최소화한다. 제안된 기법들의 성능을 실험을 통해 증명하고 그 결과를 분석한다.

• 전자공학회논문지
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• 제51권2호
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• pp.38-45
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• 2014

본 논문에서는 메모리 컴파일러를 정확하고 빠르게 특성화할 수 있도록 기준 메모리를 기반으로 특성화하는 방법을 제안하였다. 제안한 특성화 방법은 메모리 컴파일러의 정확도를 유지하면서 특성화 시간을 최소화하기 위해 메모리 컴파일러의 타이밍 경향을 분석하고 분석 결과를 토대로 기준 메모리를 선정하고, 메모리간의 경향성을 대변할 수 있도록 모델링하였다. 본 논문에서 제안한 방법론을 검증하기 위하여 130nm에서 개발된 메모리 컴파일러를 제안한 방법을 이용하여 110nm 메모리 컴파일러를 특성화하였다. 이를 통해 생성한 메모리들의 특성과 SPICE를 사용하여 특성화한 결과를 비교하여 메모리 타이밍의 평균 오차율은 ${\pm}0.1%$ 이내였으며 실제 110nm 공정을 사용하여 제작된 메모리 BIST(Built-In Self Test) 테스트 칩으로 기능 검사한 결과, 수율(Yield)이 98.8% 임을 확인하였다. 또한, 180nm 공정을 사용하여 비교한 결과, 수율이 98.3%로 그 유용성을 확인할 수 있었다.