• 한국멀티미디어학회논문지
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• 제4권1호
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• pp.82-90
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• 2001

유전자 알고리즘(GA: Genetic Algorithm)은 다양한 영역에서 NP 문제를 해결하는 방법으로 알려져 있다. GA는 긴 연산 시간을 필요하다는 결점 때문에 최근 GA를 하드웨어로 구현하려는 연구가 주목 받아왔다. 본 논문은 GA의 하드웨어 구현을 위한 전용 원칩 컴퓨터를 제안한다. 제안된 전용 원칩 컴퓨터는16 비트 CPU core와 하드웨어 GA로 구성되어 있다. 기존의 하드웨어 GA는 GA의 처리하는데 있어서 메인 컴퓨터에 의존적이었으나 제안된 전용 원칩 컴퓨터는 메인 컴퓨터에 독립적이다. 또한 기존의 하드웨어 GA는 염색체의 길이가 고정되어 있는 데 비해 제안된 전용 원칩 컴퓨터의 염색체의 길이는 가변이며 16 비트 단위로 Pipeline 처리를 한다. 실험 결과는 제안된 원칩 컴퓨터가 랜덤 비트 동기 회로를 위한 진화 하드웨어 설계에 적용할 수 있다는 것을 보여준다.

• 마이크로전자및패키징학회지
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• 제15권3호
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• pp.53-58
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• 2008

본 연구에서는 상용화된 2.4 GHz 영역대에서 사용되어지는 WiFi용 DPDT(Double Pole Double throw) switch 칩을 laser 비아 가공과 도금 공정을 이용하여 폴리머 기판내에 내장시켜 그 특성을 분석하였으며 통상적으로 실장되는 wire 본딩방식으로 패키징된 기판과 특성차이를 분석 비교하였다. 폴리머는 FR4기판과 아지노 모토사의 ABF(Ajinomoto build up film)를 이용하여 패턴도금법으로 회로를 형성하였다. ABF공정의 최적화를 위해 폴리머의 경화정토를 DSC (Differenntial Scanning Calorimetry) 및 SEM (Scanning Electron microscope)으로 분석하여 경화도에 따라 도금된 구리패턴과의 접착력을 평가하였다. ABF의 가경화도가 $80\sim90%$일 경우 구리층과 최적의 접착강도를 보였으며 진공 열압착공정을 통해 기공(void)없이 칩을 내장할 수 있었다. 내장된 기관과 와이어 본딩된 기판의 측정은 S 파라미터를 이용하여 삽입손실과 반사손실을 비교 분석하였으며 그 결과 삽입손실은 두 경우 유사하게 나타났지만 반사손실의 경우 칩이 내장된 경우 6 GHz 까지 -25 dB 이하로 안정적으로 나오는 것을 확인할 수 있었다.

• 마이크로전자및패키징학회지
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• 제11권1호
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• pp.29-36
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• 2004

초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 거동을 살펴보았다. 초박형 실리콘 칩(t<30$\mu\textrm{m}$)은 표면손상의 가능성을 배제하기 위해 KOH및 TMAH둥을 이용한 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{Kapton}$에 바로 실장 되었다. 실리콘칩과 $Kapton^\circledR$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이를 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적어서 연성회로 기판을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽입이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.

• 대한임베디드공학회논문지
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• 제14권2호
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• pp.103-111
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• 2019

The IoT-driven large-scaled systems consist of connected things with on-chip executable embedded software. These light-weighted embedded things have limited hardware space, especially small size of on-chip flash memory. In addition, on-chip embedded software in flash memory is not easy to update in runtime to equip with latest services in IoT-driven applications. It is becoming important to develop light-weighted IoT devices with various software in the limited on-chip flash memory. The remote instruction execution in cloud via IoT connectivity enables to provide high performance software execution with unlimited software instruction in cloud and low-power streaming of instruction execution in IoT edge devices. In this paper, we propose a Cloud-IoT asymmetric structure for providing high performance instruction execution in cloud, still low power code executable thing in light-weighted IoT edge environment using remote instruction execution. We propose a simulated approach to determine efficient partitioning of software runtime in cloud and IoT edge. We evaluated the instruction cloudification using remote instruction by determining the execution time by the proposed structure. The cloud-connected instruction set simulator is newly introduced to emulate the behavior of the processor. Experimental results of the cloud-IoT connected software execution using remote instruction showed the feasibility of cloudification of on-chip code flash memory. The simulation environment for cloud-connected code execution successfully emulates architectural operations of on-chip flash memory in cloud so that the various software services in IoT can be accelerated and performed in low-power by cloudification of remote instruction execution. The execution time of the program is reduced by 50% and the memory space is reduced by 24% when the cloud-connected code execution is used.

• 한국정보과학회논문지:시스템및이론
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• 제35권6호
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• pp.284-292
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• 2008

메모리 기술이 발달함에 따라 메모리의 집적도가 증가하게 되었고, 그에 따라 구성요소들의 크기가 작아지게 되고, 고장의 감응성이 증가하게 되어, 테스트는 더욱 복잡하게 된다. 또한, 칩 하나에 포함되어 있는 저장요소가 늘어남에 따라 테스트 시간도 증가하게 된다. SoC 기술의 발달로 대용량의 내장 메모리를 통합할 수 있게 되었지만, 테스트 과정은 복잡하게 되어 외부 테스트 환경에서는 내장 메모리를 테스트하기 어렵게 되었다. 본 논문은 ARM 프로세서 기반의 SoC 환경에서의 임베디드 메모리를 테스트할 수 있는 프로그램 가능한 메모리 내장 자체 테스트를 제안한다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2006년도 SMT/PCB 기술세미나
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• pp.1-14
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• 2006

[ $\blacklozenge$ ] PCB에 있어서 Embedded passive 는chip을 직접 내장하는 방법과 특별한 특성을 갖는 재료 및 공법을 사용하여 chip 응 대치하는 방법이 있다. $\blacklozenge$ Embedded passive PCB가 적용될 수 있는 유력한 적용 분야는 소형화가가 요구되는 분야와 고속 특성이 요구되는 분야를 들 수 있고, 따라서, Module, SOP/SIP, Package substrate 등이 우선적으로 적용될 수 있는 분야다. $\blacklozenge$ Embedded capacitor를 적용한 경우, 일반적인 chip capacitor를 적용한 경우보다 더 좋은 전기적인 특성(SRF, Q)을 얻을 수 있으며, solder joint 등의 영향을 포함하면 더욱 좋은 특성이 얻어질 수 있다. $\blacklozenge$ Embedded passive 의 상용화를 위해서, 공차를 관리하는 방법의 개발과 공차에 대한 합리적인 규격을 설정하는 것이 우선 과제이다. $\blacklozenge$ Embedded resistor 의 경우, Laser trim을 적용하여 ${\pm}\;5\%$ 또는 그 이하의 공차를 실현할 수 있고, $30\;K\Omega/sq$. 의 고저항의 적용까지 가능하다. $\blacklozenge$ 고속 신호에서의 noise 감소, module, SIP/SOP 의 소형화를 실현하는데 Embedded passive(혹은 active)PCB 가 기여 할 수 있을 것이고, 이를 위하여 Set 업체, PCB 업체, 재료 업체간의 지속적인 협조가 필요할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.888-889
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• 2015

본 논문에서는 입베디드세스템에 기초를 둔 시스템온칩을 구성하는 방법을 제안하였다. 제안한 방법은 이전의 방법에 비해 좀 더 콤팩트하고 효과적이다. 이 방법은 높은 수행시뮬레이션을 요구하고 하드웨어/소프트웨어 통합설계 툴을 사용하여 구현을 위한 실행 가능한 규격화된 적절함을 요구한다. 시스템 인터페이스 처럼 이미 존재하고 있는 부품의 재사용은 지원되지만, 작업 이후는 단지 하드웨어/소프트웨어 통합설계 툴의 프로그램에 의해 수행되어진다. 실제 설계 흐름은 모든 프로세스를 통하여 요구되는 구현으로부터 모든 설계 단계 사이의 궤환을 허용하게끔 설명되어진다. 향후 좀 더 진보된 임베디드시스템에 기초를 둔 시스템온칩을 구성하는 방법이 요구된다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2012년도 추계학술대회 논문집
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• pp.277-278
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• 2012

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (A)
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• pp.335-336
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• 2008