• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
• /
• pp.623-626
• /
• 2001

최근 휴대폰단말기, PDA 와 같은 내장형시스템에 필수적으로 사용되고 있는 SoC(System On a Chip)에 대한 설계에서는 HW/SW 동시설계를 통한 설계생산성 향상이 필수적이다. 이에 따라서 설계검증에서도 HW/SW 통합검증의 중요성이 매우 커지고 있다. 본 논문에서는 이와 같이 내장형시스템을 위한 HW/SW 통합검증을 효율적으로 수행 할 수 있는 방법들인 co-simulation 과 co-emulation 및 co-prototyping 에 대하여 이들 방법들의 장단점과 더불어 이들을 통합한 새로운 검증방법인 집적 동시-검증(integrated co-verification) 기법에 대하여 논하기로 한다.

• 한국정보통신학회논문지
• /
• 제26권7호
• /
• pp.1071-1077
• /
• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.

• 한국전자파학회논문지
• /
• 제29권12호
• /
• pp.915-923
• /
• 2018

본 논문은 ISM 대역인 902~928 MHz에서 건물의 내구성을 진단하기 위한 콘크리트 매립형 안테나 설계에 관하여 서술한다. 이에 안테나가 매립되는 환경에서도 콘크리트 매질 특성에 의해 임피던스 변화가 크지 않는 이중 슬롯 패치 안테나를 제안하였다. 함수율에 따라 변하는 콘크리트 매질에 의한 성능 열화를 최소화하기 위해 제안하는 안테나는 기생 패치를 이용하여 대역폭을 확장하였다. 제작된 안테나는 전 대역에서 VSWR 2 : 1 이하 특성을 만족하며, 빔 폭은 80도 정도이며, 7 dBi 이상을 만족하는 이득을 가진다. 제안한 안테나는 직사각형 콘크리트 블록에 장착하여 측정하였으며, 모의실험과 실제 측정을 통해 함수율 변화에 따른 반사손실 및 이득을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.719-721
• /
• 2013

지문인식센서로부터 획득한 이미지를 처리하기 위한 알고리즘에서 세선화 단계가 차지하는 비율이 전체 마이크로프로세서 동작 사이클의 39%에 이른다. 세선화 단계는 가보필터와 달리 초월함수 등 복잡한 함수를 사용하는 동작이 아니므로 하드웨어로 구현하는 것이 전체 시스템의 소형화와 저전력에 도움이 된다. 본 논문에서는 반복작인 단순동작을 수행하는 세선화를 위한 $64{\times}64$ 픽셀이미지 처리기를 RTL 수준에서 설계하고 FPGA 환경에서 논리합성을 통하여 그 동작을 검증하고자 한다. 이를 통하여 향후 저성능 마이크로콘트롤러와 세선화 프로세서 내장형 지문인식 SoC 의 가능성을 보여준다.

• 한국컴퓨터정보학회논문지
• /
• 제14권11호
• /
• pp.97-103
• /
• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.

• 전자공학회논문지
• /
• 제52권10호
• /
• pp.47-55
• /
• 2015

전자 산업의 발달과 함께 많은 전자 제어 장치가 차량 내부에 탑재됨에 따라 차량의 기능을 검증하는 것은 더더욱 어려워지고 있다. 차량의 기능 오작동은 인명손실의 우려가 있기 때문에 차량에 있어서 신뢰성은 무엇보다 중요하게 고려되어야 한다. 본 논문에서는 차량의 신뢰성 향상을 위한 CAN 통신 기반의 고장 진단 플랫폼을 제안한다. 양산 이후에도 독립적인 테스트 경로를 통한 구조적 테스트를 실시함으로써 차량의 신뢰성은 크게 증가할 것이다. 또한, 별도의 테스트 핀이 필요하지 않기 때문에 테스트 비용을 절감할 수 있다.

• 한국콘텐츠학회논문지
• /
• 제3권1호
• /
• pp.71-79
• /
• 2003

현재까지는 해양 어류의 생태와 양식과정 등을 연구하기 위해서 연구자가 직접 육안으로 실험환경을 관찰하였으며, 양어장의 영상, 온도와 같은 상태 등의 정보를 실험실 내에서만 모니터링 할 수 있었다. 기존의 이러한 방식은 과학적이고 체계적인 방법으로 어류의 생태를 관찰할 수 없고, 많은 연구 인력이 필요하다. 따라서 본 논문에서는 리눅스를 운영체제로 사용한 임베디드 시스템을 이용하여 원격지의 실험환경 상태를 언제, 어디서든 인터넷을 통하여 실시간으로 전송 받아, 그 상태를 종합적으로 검사 및 분석할 수 있는 양어장 모니터링 시스템을 설계 및 구현한다.

• 한국콘텐츠학회:학술대회논문집
• /
• 한국콘텐츠학회 2005년도 춘계 종합학술대회 논문집
• /
• pp.443-447
• /
• 2005

텔레매틱스를 위한 임베디드 이동체 자동화시스템(EMAST : Embedded Mobile Automatic System for Telematics)인 EMAST는, CAN(Controller Area Network)과 ARM Processor를 이용한 임베디드 이동체 자동화 시스템을 단일 칩(System-on-Chip)으로 구현된다. EMAST가 범용적으로 사용되기 위해서는 다음 두 조건을 만족해야만 한다. 첫째, 이동체 내부 인터페이스는 Differential Transceiver와 Optical Transceiver, Wireless Transceiver를 지원하도록 설계되어야하며, 둘째, EMAST와 텔레매틱스 망을 사용하는 단말기들 간의 인터페이스를 지원해야만 한다. 본 논문에서는 텔레매틱스를 위한 임베디드 이동체 자동화 시스템 구조 및 EMAST와 이동체각 Unit들과의 효율적인 인터페이스 구조를 제안하였다.

• 한국통신학회논문지
• /
• 제31권8A호
• /
• pp.820-829
• /
• 2006

SoC 설계는 복잡도 증가 및 빠른 time-to-market에 만족하기 위해 IP에 기반한 설계방식을 채택하고 있다. Mobile 기기의 고성능에 대한 시장의 요구로 인해 embedded용 SoC는 멀티미디어, DMB 및 이미지처리 등 복잡도와 데이터 처리량이 높은 프로그램을 실시간으로 동작시키기 위해 다중 프로세서를 사용한 설계가 요구된다. 시스템 버스와 프로토콜이 상이한 프로세서를 단일 SoC내에서 사용하기 위해선 프로세서 프로토콜을 시스템 버스 프로토콜에 맞도록 변화하여 주는 인터페이스 회로의 설계가 요구된다. 고속으로 동작하는 프로세서의 인터페이스 회로는 데이터 쓰기와 읽기 시의 전송 지연을 최소화하여 시스템 전체의 성능을 향상시켜야 한다. 버퍼를 사용한 인터페이스 회로의 구조는 버퍼에 데이터를 일시 저장하는 동작으로 인하여 데이터 전송 latency가 증가하게 되므로 본 논문에서는 버퍼를 사용하지 않고 버스와 마스터 모듈 프로토콜이 가진 공통된 동작 시퀀스를 이용하여 단일 FSM 구조를 가진 인터페이스 회로를 자동생성하는 방법을 제안한다. 제안된 방법으로 자동생성된 인터페이스 회로는 버퍼를 사용한 인터페이스 회로에 비해 면적은 평균 48.5%의 감소를 보였으며, 데이터 전송 latency는 단일 데이터 전송 시 평균 59.1%의 감소를 보였고 버스트 모드 데이터 전송 시 13.3%의 감소를 보였다. 본 논문에서 제안한 시스템을 사용하여 데이터 전송 latency를 최소화하는 고성능의 인터페이스 회로를 자동으로 생성할 수 있다.

• 전자공학회논문지
• /
• 제49권9호
• /
• pp.237-243
• /
• 2012

최근의 시스템 온 칩 (SoC) 설계 기술의 발전에 따라, 수백개의 임베디드 메모리 코어들이 칩의 대부분의 면적을 차지하고 있다. 그러므로 시스템 온 칩의 수율은 임베디드 메모리 코어들의 수율에 따라 결정된다고 볼 수 있다. 최적의 수리 효율을 가지는 built-in self repair (BISR)을 모든 메모리들이 가지고 있게 된다면 면적의 부담이 너무 크다. 본 논문에서는 이와 같은 면적의 부담을 줄이기 위하여 메모리들을 그룹화 한 후에 비트맵 메모리를 공유하여 면적 부담을 크게 줄이는 방법을 제안한다. 제안하는 비트맵 메모리 공유방법은 built-in redundancy analysis (BIRA)의 면적을 크게 줄일 수 있다. 실험결과를 통해서 보면 제안하는 방법이 면적 부담을 대략 80%정도 줄이는 것을 확인 할 수 있다.