• 전자공학회논문지
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• 제50권11호
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• pp.99-107
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• 2013

Controller Area Network (CAN)의 개발 목적은 차량 내 Electronic Control Units (ECUs)간의 다중 통신을 통해 자동차에서 큰 부피와 무게를 차지하는 와이어 하네스를 저비용의 네트워크 케이블로 대체하기 위한 것이었다. 차량에 탑재되는 ECU들의 증가로 인해 CAN 데이터 전송량이 많아짐에 따라 CAN 버스로드와 오류 확률도 증가하고 있다. CAN 데이터 전송 시간은 CAN 프레임의 길이에 비례하기 때문에 프레임의 길이를 줄이게 되면 효율적으로 CAN 버스로드와 오류확률을 감소시킬 수 있다. 본 논문에서는 CAN 메시지 길이를 감소시키기 위해 Data Length Code(DLC)와 전송 데이터 압축영역 설정 절차를 사용한 CAN 메시지 압축 알고리즘을 제안한다. 제안한 방법에서는 기존의 알고리즘과 달리 변화량을 저장하기 위한 최대 변화량의 범위를 설정하지 않아도 되기 때문에 부정확한 설정에서 발생하는 오류나 지나친 설정에서 발생하는 압축효율 저하를 피할 수 있다. 또한, DLC 크기에 의해 압축 유무를 판단함으로써 기존 방법에서 제안된 두 개의 ID로 압축 여부를 판단하는 비효율적인 문제점을 해결할 수 있다. 실제차량 주행 후 얻은 데이터로 시뮬레이션 해본 결과, 기존의 방법에 비해 최대 52%까지 더 압축된 것을 확인하였다. 또한, 임베디드 테스트 보드를 이용하여 테스트 했을 때 한 개의 64비트 EMS CAN 데이터를 압축하는데 0.16ms가 소요되어 차량용 CAN 통신에 사용가능함을 보인다.

• 전자공학회논문지
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• 제54권6호
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• pp.55-64
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• 2017

대용량 고화질의 영상 응용분야에서는 많은 양의 데이터를 고속으로 처리하는 기술이 필요하며, 이를 위해 고속화된 병렬처리 시스템이 요구된다. 2004년 park은 병렬처리 메모리의 충돌 없이 여러 처리기에 데이터를 접속할 수 있는 방법을 제안하였다. 제안된 MAMS(Multi-Access Memory System) 는 이후 MAMS-PP16 및 MAMS-PP64 등으로 추가적인 연구가 이루어졌다. MAMS는 병렬처리를 위한 메모리 아키텍처로써 One-chip으로 구성되어야하기 때문에 기존 MAMS와 동일한 기능을 수행하면서 아키텍처의 최소화 하는 방법의 연구가 필요하다. 주소 계산 (ACR : Address Calculation and Routing) circuit과 MMS(Memory Module Selection)circuit의 아키텍처는 메모리에 있는 데이터를 병렬처리기(Prossing Elements)들에게 전달한다. 본 논문에서는 MMS circuit을 사용하지 않고 ACR circuit 내부에 1개의 쉬프트와 메모리 모듈의 개수만큼의 조건문으로 구성하는 방법을 통해 아키텍처를 최소화 하는 방법을 제안한다. 구현한 아키텍처의 검증을 위해 Image correlation 실험을 하였다. 실험을 통하여 제안된 MAMS-PP64의 처리시간을 측정 하였으며, 그 결과 Ratio가 평균 1.05향상 된 결과를 확인 할 수 있었다.

• 센서학회지
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• 제14권2호
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• pp.69-77
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• 2005

The electronic nose (e-nose) has been used in food industry and quality controls in plastic packaging. Recently it finds its applications in medical diagnosis, specifically on detection of diabetes, pulmonary or gastrointestinal problem, or infections by examining odors in the breath or tissues with its odor characterizing ability. Moreover, the use of portable e-nose enables the on-site measurements and analysis of vapors without extra gas-sampling units. This is expected to widen the application of the e-nose in various fields including point-of-care-test or e-health. In this study, a PDA-based portable e-nose was developed using micro-machined gas sensor array and miniaturized electronic interfaces. The rich capacities of the PDA in its computing power and various interfaces are expected to provide the rapid and application specific development of the diagnostic devices, and easy connection to other facilities through information technology (IT) infra. For performance verification of the developed portable e-nose system, Six different vapors were measured using the system. Seven different carbon-black polymer composites were used for the sensor array. The results showed the reproducibility of the measured data and the distinguishable patterns between the vapor species. Additionally, the application of two typical pattern recognition algorithms verified the possibility of the automatic vapor recognition from the portable measurements. These validated the portable e-nose based on PDA developed in this study.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.48-58
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• 2006

본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.1-9
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• 2001

APON(ATM Passive Optical Network)에서, 상향 트래픽의 전송은 OLT가 ONU에게 타임슬롯을 할당하여 셀을 보내게 하는 TDMA(Time Division Multiple Access) 방식을 근간으로 한다. 상향은 스트림 모드가 아니기 때문에, 셀 동기 장치는 버스트 모드로 동작해야 한다. 또한, 하나의 광섬유에 여러 대의 ONU가 보내는 셀들 사이에서 충돌을 방지하기 위하여 셀 위상 감시기가 필요하다. 본 논문에서는 G.983.1 기반의 APON에서 상향 셀 전송을 위해 사용될 수 있는 TDMA 버스트 셀 동기장치를 FPGA(Field Programmable Gate Array)로 구현한다. 이 동기장치는 상향 데이터 복구(data recovery) 기능과 위상 감시 (Phase Monitoring)라는 두가지 주된 기능이 있다. 전자는 상향 타임슬롯의 오버헤드에서 preamble을 찾고 비트 및 셀 위상을 시스템 클럭에 정렬함으로써, OLT에서 상향 데이터와 클럭을 복구하기 위한 것이다. 후자는 상향 셀 충돌을 방지하기 위하여 인접 셀 간의 위상편차를 지속적으로 감시함으로써, 각 ONU에게 등화지연(equalization delay)을 보정할 수 있도록 정보를 제공하기 위한 것이다.

• 대한전자공학회논문지TC
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• 제38권10호
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• pp.1-9
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• 2001

ATM-PON(Passive Optical Network)에서 OLT(Optical Line Termination)가 ONU(Optical Network Unit)에게 동적으로 대역폭을 할당하기 위하여 MAC(Medium Access Control) 프로토콜이 필요하다. 이를 통하여 OLT는 ONU의 정보를 수집하고 각 ONU에게 효율적으로 승인을 제공한다. MAC 프로토콜의 두 가지 중요한 기능은 승인 요청 절차와 승인 분배 알고리즘이다. 후자는 TC(Transmission Convergence) 기능모듈에서 연산 량이 가장 많은 부분이며, 칩 면적에서 비교적 큰 부분을 차지하고, 전체 동작 속도를 제한하는 요소가 되기도 하며, 각 트래픽에 대한 서비스 품질을 보장할 수 있도록 설계되어야 한다. 본 논문에서는 MAC을 FPGA를 이용하여 구현하며, 이것은 활동중인 ONU의 수와 큐 길이 정보에 따라 동적으로 대역폭을 할당하며, 각 ONU의 셀 지연변이를 최소화하기 위하여 승인을 등 간격으로 배분한다. 동적인 대역할당을 위하여 MAC 스케쥴러의 구조는 프로그램 가능한 look-up 테이블을 가지고 있다. 또한 이 구조는 단순하면서도 적은 칩 면적과 적은 지연시간을 가지고 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.82-92
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• 2008

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.31-37
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• 2006

Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있다. 또한 유럽 디지털 위성 방송 규격인 DVB-S2는 LDPC 코드를 채널 코딩방식으로 채택하였다. 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어 구현이 가능한 hybrid H-matrix 구조를 이용한 DVB-S2 LDPC 복호기 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 부호기와 복호기를 동시에 효율적으로 구현할 수 있다. 제안된 복호기 구조에서는 다양한 코드율에 사용되는 Variable Node processor Unit (VNU)을 재사용하기 위한 새로운 VNU와 최적화된 블록 메모리 배치 방법을 이용하였다. 제안된 구조를 이용하여 코드율 1/2의 DVB-S2 LDPC 복호기를 설계하였고 그 결과를 기존의 복호기와 비교하였다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.46-53
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• 1999

본 논문에서는 원격 작업 환경에서 명령자의 제스처를 자동으로 인식하기 위하여 글로브 센서 기반의 인식 기법을 이용한 3차원 제스처 인식 시스템을 구현하였다. 인식 시스템은 PinchGlove에 부착하여 사용되는 Polhemus 센서로부터 획득한 손 궤적의 3차원 위치 좌표열을 입력으로 사용한다. 또한 본 논문에서는 제스처 인식을 위해 제스처를 구성하는 스트로크를 기본 인식 단위로 사용하는 방법을 제안한다. 각 스트로크는 이산 HMM으로 모델링 되며 이들 HMM을 연결하여 생성된 결합 HMM으로 원격 작업에 사용될 각 제스처들을 모델링 한다. 이 방법은 새로이 정의되는 제스처에 대해 추가의 학습 과정을 필요로 하지 않아 인식 시스템의 확장성을 높일 수 있다. 16개의 제스처를 사용한 인식 실험에서 스트로크 기반의 결합 HMM은 제스처를 기본 단위로 사용한 HMM에 비해 더 좋은 인식 성능을 나타냄을 확인할 수 있었다.

• 대한전자공학회논문지TC
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• 제44권2호
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• pp.62-68
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• 2007

본 논문에서는 메모리와 곱셈기가 내장된 고속 FPGA(Field Programmable Gate Array)에서 효율적으로 구현할 수 있는 정수 나눗셈 알고리즘을 제안하였다. 제안된 알고리즘은 메모리를 이용한 Look-up Table(LUT)과 곱셈기를 사용하여 반복 계산(Iteration)구조로 FPGA의 자원을 최소화할 수 있으며 반복연산 횟수가 일반적으로 알려진 뺄셈 또는 뺄셈-곱셈에 의한 나눗셈 알고리즘에 비해 매우 적어 Latency를 최소화 할 수 있다. Xilinx사의 Virtex-4 FPGA에 VHDL coding을 통해 Pipeline구조로 구현한 결과 17bit의 정수 나눗셈을 300MSPS( Mega Sample per Second)의 속도로 수행하였다. 또한 일반적으로 사용되고 있는 뺄셈 또는 뺄셈-곱셈 구조에 비해 FPGA의 소요자원인 Slices의 경우 1/6이하, 곱셈기-누산기 수는 1/4이하로 줄일 수 있었으며, 입출력 간의 지연 Latency를 1/3이하로 줄일 수 있어 다른 알고리즘에 비해 매우 효율적인 구조임을 확인하였다.