• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권10호
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• pp.3834-3857
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• 2021

The design of cluster-based routing protocols is necessary for Wireless Sensor Networks (WSN). But, due to the lack of features, the traditional methods face issues, especially on unbalanced energy consumption of routing protocol. This work focuses on enhancing the security and energy efficiency of the system by proposing Energy Efficient Based Secure Routing Protocol (EESRP) which integrates trust management, optimization algorithm and key management. Initially, the locations of the deployed nodes are calculated along with their trust values. Here, packet transfer is maintained securely by compiling a Digital Signature Algorithm (DSA) and Elliptic Curve Cryptography (ECC) approach. Finally, trust, key, location and energy parameters are incorporated in Particle Swarm Optimization (PSO) and meta-heuristic based Harmony Search (HS) method to find the secure shortest path. Our results show that the energy consumption of the proposed approach is 1.06mJ during the transmission mode, and 8.69 mJ during the receive mode which is lower than the existing approaches. The average throughput and the average PDR for the attacks are also high with 72 and 62.5 respectively. The significance of the research is its ability to improve the performance metrics of existing work by combining the advantages of different approaches. After simulating the model, the results have been validated with conventional methods with respect to the number of live nodes, energy efficiency, network lifetime, packet loss rate, scalability, and energy consumption of routing protocol.

• 정보보호학회논문지
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• 제18권3호
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• pp.9-21
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• 2008

본 논문에서는 "작은 워드 크기를 사용하는 센서모트에서는 GF$(2^m)$상의 partial XOR 곱셈연산이 저전력 마이크로프로세서에 의하여 효율적으로 지원되지 않기 때문에 GF$(2^m)$에 기반을 둔 타원곡선 암호시스템의 소프트웨어 구현은 비효율적이다"라는 일반적으로 인정된 의견을 검증한다. 비록 센서모트에서 GF$(2^m)$에 기반을 둔 몇 가지의 소프트웨어 구현은 있지만, 이것들의 성능은 센서네트워크에서 사용할 만큼 충분하지 못하다. 기존 구현들의 성능 저하는 유한체 곱셈과 감산 연산에서 발생하는 중복된 메모리 접근에서 기인한다. 따라서 본 논문에서는 유한체 곱셈과 감산과정에서 발생하는 불필요한 메모리 접근을 줄일 수 있는 몇 가지 방법을 제안한다. 제안한 방법을 통하여, GF$(2^{163})$상의 유한체 곱셈과 감산의 수행시간을 각각 21.1%와 24.7% 줄일 수 있으며 이것은 Elliptic Curve Digital Signature Algorithm (ECDSA)의 sign과 verify 연산 시간을 약 $15{\sim}19%$ 단축시킬 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제34권3호
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• pp.93-100
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• 2007

Koblitz와 Miller가 암호시스템에 타원곡선을 사용할 것을 제안한 이래, 타원곡선 암호에 관한 다양한 연구가 진행되어 왔다. 타원곡선 암호는 타원곡선 상의 점들이 덧셈 연산에 대한 군을 형성한다는 관찰에 기반하고 있는데, 안전한 암호를 실현하기 위해서는 군의 위수에 큰 소수를 인자로 포함하는 적절한 타원곡선을 찾고 이 큰 소수를 위수로 갖는 기저점을 찾는 작업이 매우 중요하다. 현재까지 타원 곡선을 찾거나 해당 군의 위수를 계산하는 방법에 관해서는 많은 연구가 있어 왔으나, 곡선이 주어질 때 기저점을 찾는 문제에 대한 연구 결과는 많지 않다. 이에 본 논문에서는 $GF(p^m)$ 상에서 정의된 타원곡선 상에서 임의의 기저점을 찾는 효율적인 방안을 제시한다. 먼저 우리는 기저점을 찾는 데 있어 가장 중요한 연산이 멱승 연산임을 밝히고， 다음에 $GF(p^m)$ 상에서의 멱승을 빠르게 하기 위한 효율적인 알고리즘들을 제시한다. 마지막으로 이 알고리즘들을 구현하여 다양한 실제 타원 곡선 상에서 실험한 결과들을 제시하는데， 이에 따르면 본 논문에서 제안하는 알고리즘은 이진 멱승에 기반한 기저점 탐색 알고리즘에 비해 탐색 속도를 1.62-6.55 배 향상시킴을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.57-67
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• 2005

고속 스칼라곱 연산은 타원곡선 암호 응용을 위해서 매우 중요하다. 보안 상황에 따라 유한체의 크기를 변경하려면 타원곡선 암호 보조프로세서가 크기 가변 유한체 연산 장치를 제공하여야 한다. 크기 가변 유한체 연산기의 효율적인 연산 구조를 연구하기 위하여 전형적인 두 종류의 스칼라곱 연산 알고리즘을 FPGA로 구현하였다. Affine 좌표계 알고리즘은 나눗셈 연산기를 필요로 하며, projective 좌표계 알고리즘은 곱셈 연산기만 사용하나 중간 결과 저장을 위한 메모리가 더 많이 소요된다. 크기 가변 나눗셈 연산기는 각 비트마다 궤환 신호선을 추가하여야 하는 문제점이 있다. 본 논문에서는 이로 인한 클록 속도저하를 방지하는 간단한 방법을 제안하였다. Projective 좌표계 구현에서는 곱셈 연산으로 널리 사용되는 디지트 serial 곱셈구조를 사용하였다. 디지트 serial 곱셈기의 크기 가변 구현은 나눗셈의 경우보다 간단하다. 최대 256 비트 크기의 연산이 가능한 크기 가변 유한체 연산기를 이용한 암호 프로세서로 실험한 결과, affine 좌표계 알고리즘으로 스칼라곱 연산을 수행한 시간이 6.0 msec, projective 좌표계 알고리즘의 경우는 1.15 msec로 나타났다. 제안한 타원곡선 암호 프로세서를 구현함으로써, 하드웨어 구현의 경우에도 나눗셈 연산을 사용하지 않는 projective 좌표계 알고리즘이 속도 면에서 우수함을 보였다. 또한, 메모리의 논리회로에 대한 상대적인 면적 효율성이 두 알고리즘의 하드웨어 구현 면적 요구에 큰 영향을 미친다.

• 대한의용생체공학회:의공학회지
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• 제25권2호
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• pp.119-127
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• 2004

본 연구에서는 심장 돌연사(sudden cardiac death, SCD)의 주된 원인인 심실세동(ventricular fibrillation)을 기존의 monophasic 제세동기와는 달리 낮은 에너지에서 효율적으로 제거할 수 있는 biphasic 자동형 제세동기를 개발하였다. 개발한 제세동기는 고전압 충 $.$ 방전부와 신호 처리부의 하드웨어와 세동검출 알고리즘과 시스템 제어 알고리즘의 소프트웨어로 구성하였고, 160번의 연속적인 충 $.$ 방전 테스트를 통하여 안정성을 확인하였으며, ECC simulator에서 발생되는 6종의 총 30가지 세동신호에 실시간 세동점출 알고리즘을 적용하여 검출능력을 평가하였다 또한 그 시스템의 임상적 효용성과 안전성을 검증하기 위하여 5마리의 돼지를 대상으로 시스템의 적절한 세동 검출 및 세동 제거 능력을 실험하였고 그 후 시스템의 효용성을 향상시키기 위한 연구로 동일한 에너지를 다른 전압 레벨에서 방전시켜 이에 따른 제세동 효율을 조사하였다.

• 전기학회논문지
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• 제57권1호
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• pp.128-136
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• 2008

In this paper, we propose a new cache structure for effective error correction of soft error. We added check bit and SEEB(soft error evaluation block) to evaluate the status of cache line. The SEEB stores result of parity check into the two-bit shit register and set the check bit to '1' when parity check fails twice in the same cache line. In this case the line where parity check fails twice is treated as a vulnerable to soft error. When the data is filled into the cache, the new replacement algorithm is suggested that it can only use the valid block determined by SEEB. This structure prohibits the vulnerable line from being used and contributes to efficient use of cache by the reuse of line where parity check fails only once can be reused. We tried to minimize the side effect of the proposed cache and the experimental results, using SPEC2000 benchmark, showed 3% degradation in hit rate, 15% timing overhead because of parity logic and 2.7% area overhead. But it can be considered as trivial for SEEB because almost tolerant design inevitably adopt this parity method even if there are some overhead. And if only parity logic is used then it can have $5%{\sim}10%$ advantage than ECC logic. By using this proposed cache, the system will be protected from the threat of soft error in cache and the hit rate can be maintained to the level without soft error in the cache.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.633-637
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• 2005

본 연구에서 제안한 유한체 나눗셈기는 기존에 존재하는 알고리즘을 개선하여 병렬 처리가 가능하도록 개선하였고, 이를 위하여 n bit look-up table 참조 방식을 도입하여 division당 2m/n cycle의 연산 처리량을 가질 때, n의 증가에 따른 회로 면적의 증가, 동작 주파수의 감소가 적어지게 된다. 이에 따라, 높은 연산 처리량과 적은 회로 면적이라는 두 가지 목표를 모두 달성할 수 있는 나눗셈기의 구현이 가능해졌다. 이를 바탕으로, Reed-Solomon Code와 ECC (Elliptic Curve Cryptography) 암호화 알고리즘 등, 통신의 오류 정정 부호 분야와 암호화 분야에서 자주 응용되는 Galois Field에서의 나눗셈 연산을 수행하는 $GF(2^m)$ 나눗셈기를 VHDL을 이용하여 설계하고 FPGA에 구현하여 기능을 검증하였다. 제안된 나눗셈기는 m=4, n=2의 경우에 대해 설계, 검증을 수행하였다. 회로의 구현은 Altera의 10만 게이트 급 FPGA EP20K30ETC144-1 Chip을 이용하여 77Mhz의 최대 동작 주파수상에서의 동작을 검증하였다.

• 인터넷정보학회논문지
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• 제8권1호
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• pp.79-85
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• 2007

컴퓨터와 인터넷의 보급과 활용이 일반화 되고 대중화 되면서, 인터넷을 이용한 은행업무 등 비밀을 요하는 다양한 업무를 보게 되었다. 또한 인터넷, 무선통신, 그리고 자료교환에 대한 증가로 인해 많은 사용자와 접속 혹은 사용하는 방법도 빠르게 변화하고 있는 상황이다. 특히 인터넷뱅킹을 이용할 때 인터넷의 구조적인 문제점 때문에 많은 정보들이 유출되고 있고 있다. 기존의 느리고 간단한 암호화 방식으로는 인터넷뱅킹 이용할 때 신용카드 번호 혹은 통장의 계좌번호 및 비밀번호를 노출시킬 수 있다. 이러한 데이터에 대한 보안이 기대에 미치지 못하기 때문에 보다 강력한 암호처리를 필요로 하게 된다. 그러나 전송되는 자료 전체를 암호화 했을 때 소요되는 시간적 공간적 낭비 또한 무시할 수 없는 부분이다. 이에 본 논문에서는 무선기반에서 강력하게 연구되고 있는 타원곡선 알고리즘과 XML의 특징인 DTD의 부분적인 암호를 적용함으로써 보다 빠른 XML의 부분적인 암호를 구현하고자 한다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.80-85
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• 2003

본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.328-332
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• 2006

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastrovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다. 비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 본 논문에서는 Mastrovito의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다.