• Journal of the Institute of Electronics Engineers of Korea CI
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• v.45 no.1
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• pp.78-85
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• 2008

Most researches for power management have focused on increasing the utilization of system performance by scaling operating frequency or operating voltage. If operating frequency is changed frequently, it reduces the real system performance. To reduce power consumption, alternative approaches use the limited number of operating frequencies or set the smoothing frequencies during execution to increase the system performance, but they are not suitable for real time applications. To reduce power consumption and increase system performance for real time applications, this paper proposes a new power-aware schedule method by allocating operating frequencies and by setting smoothing frequencies. The algorithm predicts so that frequencies with continuous interval are mapped into discrete operating frequencies. The frequency smoothing reduces overheads of systems caused by changing operating frequencies frequently as well as power consumption caused by the frequency mismatch at a wide frequency interval. The simulation results show that the proposed algorithm reduces the power consumption up to 40% at maximum and 15% on average compared to the CC RT-DVS.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.763-765
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• 2005

DVS(dynamic voltage sealing)은 이동형 프로세서에서 에너지 효율을 높이기 위한 필수 요소로 자리 잡고있다. DVS를 효과적으로 사용하기 위해선 대상 태스크의 특성과 하드웨어 특성에 맞는 DVS 알고리즘이 필요하다. 상품화 수준의 않은 운영체계들이 일정한 인터벌(interval)을 바탕으로 시스템 사용 상황을 분석하여 목표 성능을 결정하는 방식을 사용하고 있다. 이러한 방식은 태스크의 특성이 갑자기 변하여 성능을 요구할 경우 인터벌만큼의 시간이 진행된 후에야 반응 한다는 단점이 있다. 또한, 태스크 별 특성이 아닌 시스템 전체의 특성을 따르므로 이질적인 성격의 태스크들이 동시에 실행 되는 환경에는 적합하지 않다. 최근의 모바일 프로세서들은 수 마이크로초 수준의 성능 전환 시간을 제공하고 있으며 이 속도는 계속 줄어들고 있다. 프로세서의 고성능화로 인해 I/O 작업의 경우 프로세서 성능에 따른 실행 시간의 차이가 존재 하지 않는다. 이러한 두 가지 특성을 바탕으로 우리는 TIB(timer interrupt based) 알고리즘을 제안한다. TIB 알고리즘은 일정한 길이의 인터벌 대신 타임 슬라이스(time slice)를 성능 결정의 단위로 삼는다. 성능의 결정은 태스크 별로 이루어지며 각 태스크가 사용했던 이전 타임 슬라이스가 타이머 인터룹트(timer interrupt)에 의해 끝났다면 최대의 성능을 그 외의 경우는 최저의 성능으로 실행하게 된다. 이러한 접근 방식을 통해 I/O 작업이나 이벤트를 기다리는 태스크에 대해 최저 성능을 제공함으로써 실행 시간의 적은 손해를 대가로 많은 에너지 절감을 이룰 수 있다. 또한, 태스크의 속성이 변한 경우 타임 슬라이스 길이 만큼의 지체만을 허용하게 된다. 이러한 TIB 인터벌에 기반한 알고리즘에 비해 개별 태스크의 특성에 따른 성능 조절과 태스크의 변화에 따른 빠른 반응을 자랑으로 한다. 본 논문에선 TIB 알고리즘을 리눅스 커널에 구현하여 성능을 평가하였고 그 결과 리눅스에서 사용되는 기존 인터벌 기반의 알고리즘들에 비해 좋은 전력 절감 효과를 얻을 수 있었다.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.8
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• pp.367-376
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• 2007

In this paper, we introduce an application-specific and adaptive power management technique for portable systems that support dynamic voltage scaling (DVS). We exploit both the idle time of multitasking systems running soft real-time tasks as well as memory- or CPU-bound code regions. Detailed power and execution time profiles guide an adaptive power manager (APM) that is linked to the operating system. A post-pass optimizer marks candidate regions for DVS by inserting calls to the APM. At runtime, the APM monitors the CPU's performance counters to dynamically determine the affinity of the each marked region. for each region, the APM computes the optimal voltage and frequency setting in terms of energy consumption and switches the CPU to that setting during the execution of the region. Idle time is exploited by monitoring system idle time and switching to the energy-wise most economical setting without prolonging execution. We show that our method is most effective for periodic workloads such as video or audio decoding. We have implemented our method in a multitasking operating system (Microsoft Windows CE) running on an Intel XScale-processor. We achieved up to 9% of total system power savings over the standard power management policy that puts the CPU in a low Power mode during idle periods.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.206-208
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• 2012

현재까지 DVFS(Dynamic Voltage and Frequency Scaling)를 효율적으로 사용하여 프로세서의 소모전력을 줄이는 것을 목표로 하는 많은 연구가 진행되어 왔다. 그 중에서 GPHT(Global Phase History Table)는 워크로드를 예측하여 최적의 DVFS를 설정하는 연구이다. 이 연구는 Last Value기법 보다 예측 적중률을 향상시켰지만 연속적인 워크로드 상황에서는 예측 적중률이 저하되는 한계점을 가지고 있다. 본 논문은 이 문제를 해결하기 위해 Run-Length Encoding기법을 도입한 새로운 GPHT모델을 소개하며, 시뮬레이션 결과 GPHT 대비 적중률을 최대 8.98%, 평균 3.28% 향상 시켰다.

• IEMEK Journal of Embedded Systems and Applications
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• v.11 no.1
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• pp.1-8
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• 2016

We proposed a load unbalancing scheduling method for energy-efficient multi-core embedded systems considering DVFS (Dynamic Voltage/Frequency Scaling) power consumption and task characteristics. It is a new kind of scheduler which combines load balancing and load unbalancing technique. The purpose of the method is to effectively utilize energy without much effect in performance. In this paper, we conduct experiments on energy consumption and performance using the previous load balancing and unbalancing techniques and our proposed technique. The proposed technique reduced energy consumption more than 13.7% when compared to other algorithms. As a result, the proposed technique shows low energy consumption without much decline in the performance and is adequate for energy-efficient multi-core embedded systems.

• IEMEK Journal of Embedded Systems and Applications
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• v.2 no.3
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• pp.164-173
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• 2007

In this paper, we present a time-triggered mechanism for providing energy consumption profiles in the level of C functions. The similar mechanisms have already been introduced at the previous researches such as PowerScope and ePRO. Instead, we, in this paper, introduce our efforts to extend these researches to incorporate power domains and DVS(Dynamic Voltage Scaling), then to provide GUI-based tool as a plug-in to ESTO which is an IDE for Embedded S/W development based on Eclipse. From our experimental results, we could conclude that our approach worked and produced consistent energy consumption profiles on the DVS-applied program codes, and also displayed function level and time domain power consumption information with diverse presentation skills such as tables, phi-chart, bar-chart, 2-D graphs, consequently, is expected to provide more ease-to-use and productive IDE for lower power embedded S/W developers.

• ETRI Journal
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• v.37 no.1
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• pp.157-164
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• 2015

As GPU power consumption in smartphones increases with more advanced graphic performance, it becomes essential to estimate GPU power consumption accurately. The conventional GPU power model assumes, simply, that a GPU consumes constant power when turned on; however, this is no longer true for recent smartphone GPUs. In this paper, we propose an accurate GPU power model for smartphones, considering newly adopted dynamic voltage and frequency scaling. For the proposed GPU power model, our evaluation results show that the error rate for system power estimation is as low as 2.9%, on average, and 4.6% in the worst case.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.509-514
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• 2008

동적 전력 관리 기법은 임베디드 시스템과 같은 저전력성이 요구되는 시스템에서 널리 활용되고 있다. 동적 전력 관리 기법은 처리율과 소비전력 간의 상관 관계를 통해, 프로세서의 전압과 주기를 조절하여 소비 전력당 처리율을 높이는 기법이다. 이러한 동적 전압 관리 기법이 실시간 특성이 필요한 임베디드 시스템에 적용되는 경우, 실시간 스케줄러에 큰 영향을 끼치게 된다. 실시간 스케줄러에서는 주어진 임계 시간 이내에 작업의 수행을 마치기 위하여, 스케줄 가능성 테스트를 수행하여 적합한 작업들만을 실행하도록 한다. 하지만, 인터럽트 처리 등으로 인한 선점 가능성은 스케줄 가능성에 대한 분석을 복잡하게 만들고 있다. 본 논문에서는 인터럽트 처리를 고려한 실시간 스케줄링 분석 연구를 기반으로 하여, 동적 전력 관리가 추가된 경우의 영향을 분석하도록 한다. 동적 전력 관리로 인한 실시간 처리 요구 사항의 증가와 실제 적용 가능한 사례를 보인다.

• Proceedings of the IEEK Conference
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• 2008.06a
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• pp.591-592
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• 2008

본 논문은 배터리를 이용하는 시스템의 사용시간을 극대화하기 위하여 두 가지 해결책을 제시한다. 첫 번째, 우리는 멀티 프로세서 시스템에서 Dynamic Voltage Scaling(DVS)을 이용하여 에너지 소모를 최소화시킨다. 다른 어프로치와의 큰 차이점은 테스크의 실행 시간을 deadline까지 확장시켜 에너지 소모를 최소화할 뿐만 아니라 테스크의 실행 사이클 수가 감소할것을 고려하여 테스크를 나누어 다른 동작 주파수를 적용 시키고 이를 수학적 방법으로 도출한다. 두 번째, 배터리의 discharge 특성인 capacity rate effect와 recovery effect를 고려하여 프로세서들의 에너지 소모 프로파일을 재구성함으로서 배터리 라이프타임을 최적화시킨다.

• JSTS:Journal of Semiconductor Technology and Science
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• v.9 no.3
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• pp.148-152
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• 2009

Recent CMOS technology scaling has seriously eroded the bit-line noise immunity of register files due to the consequent increase in active bit-line leakage currents. To restore its noise immunity while maintaining performance, we propose and evaluate a $256{\times}40$-bit register file incorporating dual-$V_t$ bit-lines with a boosted gate overdrive voltage in 65 nm bulk CMOS technology. Simulation results show that the proposed bootsrapping scheme lowers leakage current by a factor of 450 without its performance penalty.