• 전력전자학회논문지
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• 제20권1호
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• pp.38-44
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• 2015

This paper presents the sensorless drive method for mono inverter dual parallel (MIDP) surface mounted permanent magnet synchronous motor (SPMSM) drive system. MIDP motor drive system is a technique that can reduce the cost of the multi motor driving system. To maximize this merit of the MIDP motor drive system, the sensorless technique is essential to eliminate the position sensors. This paper adopts an appropriate sensorless method for MIDP SPMSM drive system, which uses the reduced order observer and phase locked loop (PLL) to reduce the calculation burden. The I-F control method is implemented for start-up and low speed operation. The validity and performance of the proposed algorithm are shown via experiments with 600-W SPMSMs.

• 전자공학회논문지
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• 제51권10호
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• pp.87-95
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• 2014

본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 -6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.

• 한국통신학회논문지
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• 제32권1A호
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• pp.134-141
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• 2007

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.82-87
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• 2008

본 논문은 고속 위상 고정이 가능한 새로운 듀얼 슬로프 위상고정루프를 제안한다. 기존의 듀얼 슬로프 위상고정루프는 각각 2개의 전하펌프와 위상 주파수 검출기로 구성되었다. 본 논문에서는 위상차에 따라 전하펌프의 전류를 조절해 하나의 전하펌프와 위상 주파수 검출기만으로 듀얼 슬로프 위상고정루프를 구현하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정 파라미터 값으로 HSPICE 시뮬레이션을 수행하여 회로의 동작을 검증하였다. 제안된 듀얼 슬로프 위상고정루프의 위상 고정 시간은 $2.2{\mu}s$로 단일 슬로프 위상고정루프의 위상 고정 시간인 $7{\mu}s$보다 개선된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1326-1331
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• 2001

본 논문에서는 데이터 전송용 특정 소출력 무선국용 무선기기의 송수신판의 회로를 설계하고 제작하여 특성을 측정 하였다. 주파수 대역은 424.7~424.95MHz이고, 반이중(Half Duplex Communication) 통신방식, PLL Synthesized, 20 채널1, 12.5kHz 채널 대역폭 그리고 FSK Modulation/Demodulation 방식을 사용하였다. 송신단은 저잡음 증폭기와 전력증폭기를 사용하여 10mW의 출력으로 설계하였고, 발생되는 스퓨리어스를 감쇄시키기 위해 저역통과필터와 공진 회로로 구성하였다. 수신단은 이중 변환방식을 사용하였다. 설계한 결과, 송신단의 출력은 9.71dBm, 스퓨리어스특성 47dBc 그리고 수신단은 감도가 -1130Bm에서 지터가 $\pm$12.3%로 나타났다.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.107-114
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• 2012

본 논문은 기존 블라인드 등화기의 성능인 수렴 특성과 잔류 부호간 간섭의 영향을 경감시키기 위해 축소 신호점을 사용하고 비용 함수를 실수부와 허수부로 분리하여 처리하는 한 이중 구조 CR-CMA(Constellation Reduction CMA)에 관한 것이다. 기존의 CMA는 진폭만을 보상하고 위상은 보상을 하지 못하며, 이를 해결하기 위해 MCMA(Modified CMA)는 비용 함수만을 실수부와 허수부를 따로 처리하여 진폭과 위상을 보상하지만 진폭의 보상 능력과 초기 수렴 속도에서는 CMA보다 성능이 열악해지는 문제점이 있다. 제안하는 이중 구조 CR-CMA는 CMA와 MCMA(Modified CMA) 알고리즘 장점만을 살릴 수 있도록 비용 함수와 오차 함수를 실수부와 허수부로 나누어 처리하고 축소 신호점을 적용할 수 있도록 개량하여 진폭과 위상의 보상, 빠른 수렴 속도 및 잔류 ISI와 MD(Maximum Distortion) 량의 감소 그리고 MSE(Mean Square Error)와 양호한 심볼 오류율 (SER : symbol error ratio) 특성을 얻을 수 있음을 컴퓨터 시뮬레이션으로 확인하였다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.62-64
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• 2018

In two-stage single-phase inverters, inherent double line frequency component is present at both input and output of the front-end converter. Generally large electrolytic capacitors are required to eliminate the ripple. It is well known that the low frequency ripple shortens the lifespan of the capacitor hence the system reliability. However, the ripple can hardly be eliminated without the hardware combined with an energy storage device or a certain control algorithm. In this paper, a novel power-decoupling control method is proposed to eliminate the double line frequency ripple at the front-end converter of the DC/AC power conversion system. The proposed control algorithm is composed of two loop, ripple rejection loop and average voltage control loop and no extra hardware is required. In addition, it does not require any information from the phase-locked-loop (PLL) of the inverter and hence it is independent of the inverter control. In order to prove the validity and feasibility of the proposed algorithm a 5kW Dual Active Bridge DC/DC converter and a single-phase inverter are implemented, and experimental results are presented.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.433-437
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• 2000

본 논문에서는 데이터 전송용 특정 소출력 무선국용 무선기기의 송수신단의 회로를 설계하고 제작하여 특성을 측정하였다. 주파수 대역은 424.7~424.95MHz이고, 반이중(Half Duplex Communication) 통신방식, PLL Synthesized, 20 Channel, 12.5kHz Channel Bandwidth 그리고 FSK Modulation/Demodulation 방식을 사용하였다. 송신단은 저잡음 증폭기와 전력증폭기를 사용하여 10mW의 출력으로 설계하였고, 발생되는 스퓨리어스를 감쇄시키기 위해 저역통과필터와 공진 회로로 구성하였다. 수신단은 Dual Conversion 방식을 사용하였다. 설계한 결과, 송신단의 출력은 9.71dBm, 스퓨리어스특성 47dBc 그리고 수신단은 감도가 -113dBm에서 Jitter가 $\pm$12.3%로 나타났다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.282-290
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• 2013

This paper describes a spread spectrum clock generator (SSCG) circuit for DisplayPort 1.2 standard. A Hershey-Kiss modulation profile is generated by dual sigma-delta modulators. The structure generates various modulation slopes to shape a non-linear modulation profile. The proposed SSCG for DisplayPort 1.2 generates clock signals with 5000 ppm down spreading with a Hershey-Kiss modulation profile at three different clock frequencies, 540 MHz, 270 MHz and 162 MHz. The measured peak power reduction is about 15.6 dB at 540 MHz with the chip fabricated using a $0.13{\mu}m$ CMOS technology.