• 한국전기전자재료학회논문지
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• 제31권5호
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• pp.313-319
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• 2018

This study introduces a new investigation report on the microstructural and electrical property changes of $ZnO-Zn_2BiVO_6-Mn_3O_4$ (ZZMn), where 0.33 mol% of $Mn_3O_4$ and 0.5 mol% of $Zn_2BiVO_6$ were added to ZnO (99.17 mol%) as liquid phase sintering aids. $Zn_2BiVO_6$ contributes to the decrease of sintering temperatures by up to $800^{\circ}C$, and segregates its particles at the grain boundary, while $Mn_3O_4$ enhances ${\alpha}$, the nonlinear coefficient, of varistor properties up to ${\alpha}=62$. In comparison, when the sintering temperature is increased from $800^{\circ}C$ to $1,000^{\circ}C$, the resistivity of ZnO grains decreases from $0.34{\Omega}cm$ to $0.16{\Omega}cm$, and the varistor property degrades. Oxygen vacancy ($V_o^{\bullet}$) (P1, 0.33~0.36 eV) is formed as a dominant defect. Two different kinds of grain boundary activation energies of P2 (0.51~0.70 eV) and P3 (0.70~0.93 eV) are formed according to different sintering temperatures, which are tentatively attributed to be $ZnO/Zn_2BiVO_6$-rich interface and ZnO/ZnO interface, respectively. Accordingly, this study introduces a progressive method of manufacturing ZnO chip varistors by way of sintering ZZMn-based varistor under $900^{\circ}C$. However, to procure a higher reliability, an in-depth study on the multi-component varistors with double-layer grain boundaries should be executed.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.62-68
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• 2010

본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13um CMOS 공정으로 제작되었으며, 유효 면적의 크기는 $0.13mm^2$이다. 시제품 측정 결과, 3.3V의 전원전압과 $1V_{p-p}$의 단일 출력 범위 조건에서 $50{\Omega}$의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.

• 한국통신학회논문지
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• 제35권5A호
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• pp.482-489
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• 2010

본 논문에서는 RF PPF(Poly Phase Filter)를 이용하는 이미지 제거회로에서 광대역의 모든 RF 신호를 한꺼번에 Quadrature 신호로 변환시키는 기존 구조와 다르게 광대역의 RF 신호를 여러 개의 협대역(Narrow band)으로 세분화시켜 Quadrature 신호로 변환시키는 새로운 구조의 주파수 가변형 협대역 DQ-IRM(Double-Quadrature Image Rejection Mixer) 구조를 제안하였다. 기저대역에서 선택한 채널과 그 인접 2-3개 채널이 포함된 협대역 RF 신호만을 선택적으로 Quadrature 신호로 변환시키는 이 구조는 RF PPF의 차수를 줄일 수 있기 때문에 낮은 경로손실 특성과 높은 이미지제거 성능을 동시에 구현이 가능하다. 제안한 DQ-IRM를 이용하여 지상파 디지털멀티미디어방송(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신용 CMOS RF 튜너 칩을 설계하고 그 성능을 검증하였다. 설계된 CMOS RF 튜너 칩은 CMOS 0.18 um 테크놀로지를 이용하였으며, 170-240 MHz 주파수대역에서 약 1.26 dB의 잡음특성과 약 51 dB 이상의 이미지제거 성능을 얻었다. 설계된 칩 사이즈는 $3.0{\times}1.8mm2$이며, 총 소모전력은 동작전압 1.8 V에서 55.8 mW이다.