• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.762-765
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• 2013

본 연구에서는 이중게이트 MOSFET의 게이트 산화막 두께의 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이를 위하여 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 전위분포는 경계조건을 이용하여 채널크기에 따른 해석학적인 함수로 구하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 게이트 산화막 두께 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 전위모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 게이트 산화막 두께 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.425-430
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• 2014

본 연구에서는 이중게이트 MOSFET의 게이트 산화막 두께 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 전위분포는 경계조건을 이용하여 채널크기에 따른 해석학적인 함수로 구하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 게이트 산화막 두께 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 전위모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 게이트 산화막 두께 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.885-890
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• 2014

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 특히 포아송방정식을 풀 때 도핑분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 비대칭 DGMOSFET의 문턱전압이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.982-988
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 문턱전압과 스켈링 이론의 관계를 관찰하였다. 기존 MOSFET의 경우 채널크기에 스켈링 이론을 적용하여 전류 및 스위칭주파수를 해석하였다. 이에 본 연구에서는 이중게이트 MOSFET에서 문턱전압의 경우 스켈링 이론의 적용가능성을 관찰하기 위하여 문턱전압의 변화를 스켈링 인자에 따라 관찰하고 분석하였다. 이를 위하여 이미 검증된 포아송방정식의 해석학적 전위분포를 이용하였으며 이때 가우스함수의 전하분포를 사용하였다. 분석결과 문턱전압이 스켈링 인자에 따라 크게 변화하였으며 변화정도는 도핑농도의 스켈링에 따라 변화한다는 것을 관찰하였다. 특히 이중게이트의 특성상 채널두께 및 채널길이에 스켈링 이론을 적용할 때 가중치를 이용한 변형된 스켈링 이론을 적용함으로써 이중게이트 MOSFET에 가장 타당한 스켈링 이론에 대하여 설명할 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.698-701
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• 2013

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 포아송방정식을 풀 때 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET의 문턱전압 이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.793-798
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 채널 내 도핑분포 및 채널구조에 따른 문턱전압이하 전류의존성을 분석하고자 한다. 전위분포를 구하기 위하여 포아송방정식을 풀 때 전하분포는 가우스분포함수를 이용할 것이며 이의 타당성은 이미 여러 논문에서 입증하였다. 이중게이트 MOSFET는 게이트전압에 의한 전류제어능력의 증가로 단채널 효과를 감소시킬 수 있어 문턱전압이하 특성을 향상시킬 수 있다. 문턱전압이하 영역에서 전류제어는 고집적회로에서 소비전력의 감소와 관계된 매우 중요한 요소이다. 게이트전압에 따른 문턱전압이하 전류의 변화를 이용하여 문턱전압의 변화를 정량적으로 분석할 것이다. 문턱전압이하 전류는 채널 내 도핑분포 및 채널크기에 의하여 영향을 받는다. 그러므로 본 연구에서는 채널길이 및 채널두께의 변화가 전류흐름에 미치는 영향을 채널도핑농도, 도핑분포함수 등에 따라 분석할 것이다.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.2000-2006
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• 2011

본 연구에서는 이중게이트(Double Gate; DG) MOSFET의 채널내 도핑분포 형태에 따른 드레인유기장벽감소(drain induced barrier lowering; DIBL) 현상을 분석하였다. DGMOSFET는 기존 MOSFET에서 발생하는 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. DIBL은 높은 드레인 전압에 의하여 발생하는 에너지밴드의 변화가 문턱전압의 감소로 니타나는 단채널효과이다. 이러한 DIBL을 DGMOSFET의 구조적 파라미터 및 채널 내 도핑분포함수의 변화에 따라 분석하고자 한다. 이를 위하여 가우시안 분포함수를 이용하여 포아송방정식의 해석학적 모델을 유도하였다. 본 논문에서 사용한 해석학적 포아송방정식의 전위분포모델 및 DIBL 모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 DGMOSFET의 DIBL을 분석하였다.

• 한국정보통신학회논문지
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• 제16권2호
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• pp.325-330
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• 2012

본 연구에서는 차세대 나노소자인 이중게이트(Double gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하였다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 크기, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석한 결과 드레인유기장벽감소 현상은 채널의 구조 및 도핑강도에 따라 매우 급격히 변화하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1465-1470
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• 2017

기존의 MOSFET에서는 반전층보다 항상 실리콘 두께가 크기 때문에 드레인유도 장벽감소가 실리콘 두께에 관계없이 산화막 두께 및 채널길이의 함수로 표현되었다. 그러나 10 nm 이하 저도핑 이중게이트 구조에서는 실리콘 두께 전체가 공핍층이 형성되기 때문에 기존의 SPICE 모델을 사용할 수 없게 되었다. 그러므로 이중게이트 MOSFET에 대한 새로운 SPICE 용 드레인유도 장벽감소 모델을 제시하고자 한다. 이를 분석하기 위하여 전위분포와 WKB 근사를 이용하여 열방사 및 터널링 전류를 구하였다. 결과적으로 드레인유도 장벽감소는 상하단 산화막 두께의 합 그리고 실리콘 두께의 2승에 비례하며 채널길이의 3승에 반비례한다는 것을 알 수 있었다. 특히 SPICE 파라미터인 정적 궤환계수가 1과 2사이에서 사용할 수 있어 합당한 파라미터로써 사용할 수 있었다.

• 한국전기전자재료학회논문지
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• 제31권3호
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• pp.146-151
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• 2018

In this study, we compared the threshold-voltage extraction methods of accumulation-type JLDG (junctionless double-gate) MOSFETs (metal-oxide semiconductor field-effect transistors). Threshold voltage is the most basic element of transistor design; therefore, accurate threshold-voltage extraction is the most important factor in integrated-circuit design. For this purpose, analytical potential distributions were obtained and diffusion-drift current equations for these potential distributions were used. There are the ${\phi}_{min}$ method, based on the physical concept; the linear extrapolation method; and the second and third derivative method from the $I_d-V_g$ relation. We observed that the threshold-voltages extracted using the maximum value of TD (third derivatives) and the ${\phi}_{min}$ method were the most reasonable in JLDG MOSFETs. In the case of 20 nm channel length or more, similar results were obtained for other methods, except for the linear extrapolation method. However, when the channel length is below 20 nm, only the ${\phi}_{min}$ method and the TD method reflected the short-channel effect.