• 한국컴퓨터정보학회논문지
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• 제17권2호
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• pp.113-118
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• 2012

본 연구에서는 IEEE 802.11 OFDM 수신기에 적용하기 위한 DDC(Digital Down Converter) 설계 방법에 대하여 연구하였다. 상용화 칩으로는 구현이 어려운 WiFi 응용서비스의 요구사항을 만족하기 위해서는 적절한 수신기 개발이 필요하다. OFDM 수신기에서 DDC는 AD 컨버터로부터 업 샘플링된 I/Q(Inphase/Quadrature) 신호를 수신하여 decimation을 위한 신호를 만들기 위해 CIC(Cascaded Integrator Comb) 필터블럭을 거쳐 다운 샘플링한 후 다시 이 신호를 보정하기 위한 FIR(Finite Impulse Response) 필터를 거쳐 출력하는 구조이다. 본 연구에서는 WLAN 규격에 적합한 DDC의 구조 및 설계방법 그리고 설계된 결과물의 시뮬레이션 결과에 대하여 분석하였다.

• Journal of Power Electronics
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• 제12권1호
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• pp.98-103
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• 2012

This paper presents a digital pulse width modulator (DPWM) with a reduced digital modulation delay (a transport delay of the modulator) during the transient response of power converters. During the transient response operation of a power converter, as a result of dynamic variations such as load step-up or step-down, the closed loop controller will continuously adjust the duty cycle in order to regulate the output voltage. The larger the modulation delays, the larger the undesired output voltage deviation from the reference point. The three conventional DPWM techniques exhibit significant leading-edge and/or trailing-edge modulation delays. The DPWM technique proposed in this paper, which results in modulation delay reductions, is discussed, experimentally tested and compared with conventional modulation techniques.

• 한국통신학회논문지
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• 제31권8C호
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• pp.806-815
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• 2006

디지털 변복조 장치에는 디지털 신호의 표본화 속도를 변환시키는 표본화 속도 변환기(SRC: sample rate converter)가 필요한데, 여기에 사용되는 저역필터의 구현 문제를 연구하였다. 표본화 속도 변환율이 클 경우에는 저역필터의 신호처리 연산량이 많아져서 구현에 부담이 되므로 연산량을 감소시키는 방안이 중요하다. 본 논문에서는 이 필터를 2 단의 직렬 필터로 분할하여 구현하는 설계 방법을 제시하였고, 1 단 구조의 단일 필터로 구현하였을 경우에 비교하여 신호처리 연산량이 감소되는 것을 확인하였다. 표본화 속도 변환율이 증가할수록 2 단분할 방안에 의한 연산량 감소 효과는 증가하며, 변환율이 32 에서는 72 %까지 감소되는 것을 확인하였다. 변환율을 2 단으로 분할함에 있어서도 인수의 조합에 따라서 감소 효과가 다르게 나타났으므로, 여러 변환율에 대하여 최적 성능의 분할율을 조사하였다. 저역필터는 다상 필터 구조를 갖는 FIR 필터를 대상으로 하였으며, 필터계수의 설계는 Parks-McCllelan 알고리즘을 이용하였다.

• 전기전자학회논문지
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• 제13권4호
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• pp.82-88
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• 2009

본 논문에서는 새로운 고효율의 절연형 스텝 업-다운 DC/DC 초퍼에 대해 해석하였다. 일반적으로 고효율의 초퍼를 만들기 위해서는 전력변환기내에 사용된 반도체 스위칭 소자의 손실이 최소화 되어야 한다. 본 논문에서는 부분공진 회로를 초퍼에 추가하여 고효율을 실현시킨다. 제안한 초퍼에 사용된 제어용 스위칭 소자들은 부분공진기법에 의해 소프트 스위칭으로 동작하고, 이에 따른 제어용 스위칭 소자들은 전압과 전류의 스트레스 없이 동작한다. 그 결과 제안한 초퍼는 스위칭 손실의 저감에 의해 고효율로 구동한다. 그리고 제안한 초퍼는 펄스 변압기를 이용하여 입력단과 출력단을 절연시켜, 전기적 절연이 요구되는 전력변환기들에 적용되어 고효율의 전력변환시스템을 개발할 수 있는 장점이 부여된다. 제안한 절연형 스텝 업-다운 초퍼의 소프트 스위칭 동작과 시스템 효율은 다양한 시뮬레이션과 실험결과를 통해 그 타당성이 입증된다.

• 전력전자학회논문지
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• 제20권5호
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• pp.395-401
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• 2015

This paper proposes a new bidirectional DC-DC converter with high efficiency. The proposed converter is composed of a flyback and a tapped-inductor boost converter to satisfy extreme operating conditions with low cost. The outputs are connected in series to achieve a high-voltage step-up. In the reverse direction, the proposed converter has an extreme step-down voltage. In this study, the proposed converter was employed with a 100 W hardware prototype. To design the controller, a small-signal transfer function of the proposed converter is derived. For PV power conditioning systems, a maximum power point tracking method is applied with perturb and observe method. To verify the operation of the bidirectional power flow, the current controller is applied. All of the controllers are employed with a digital signal processor.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
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• pp.44-48
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• 2001

In this paper we describe the design of symbol timing and carrier synchronization algorithms for burst receiver. The demodulator consists of digital down converter, matched filter and synchronization circuits. For symbol timing recovery we use modified Gardner algorithm. And we use decision directed method for carrier phase recovery. For the sake of performance analysis, we compare simulation results with the board implemented by FPGA which is APEX20KE series chip for Alter. The performance results show it works quite well up to the condition that a frequency offset equal to 0.1% of symbol rate.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.363-363
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• 2004

• 한국전자통신학회논문지
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• 제13권3호
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• pp.503-508
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• 2018

본 연구는 디지털위성중계기용 성능입증장치의 설계 및 구현에 대해 기술하였다. 성능입증장치(EGSE : Electrical Ground Support Equipment)는 디지털위성중계기를 평가하는 장비로 정밀하고 정확한 측정이 요구된다. 성능입증장치는 디지털위성중계기를 검증하기 위하여 위성버스를 모사한 PLDIU(Payload Distribution and Interface Unit)와 계측장비연동장치, SHF대역 상향주파수/하향주파수 변환장치, 모뎀 등으로 구성되어 있다. 성능입증장치는 디지털위성중계기를 제작 후 성능확인 및 열진공시험 등의 우주환경시험 시 활용하였다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1219-1225
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• 2001

본 논문에서는 BWLL 상향링크에 적용할 수 있는 버스트 QPSK 수신기의 동기알고리즘을 설계하였다. 본 논문에서 설계한 버스트 수신기는 디지털 다운컨버터와 정합필터 그리고 동기회로로 구성되어 있다. 동기회로의 경우 심벌 타이밍 복구를 위하여 가드너 알고리즘을 사용하였고 반송파 주파수 복구를 위하여 4승법을 사용하였으며 반송파 위상 복구는 DD알고리즘을 사용하였다. 성능 분석을 위하여 제안된 알고리즘에 대한 시뮬레이션 결과와 VHDL로 코딩되어 FPGA에 구현된 실제회로의 결과를 비교, 분석하였다. 성능분석 결과 주파수 옵셋이 심벌율의 4.7% 까지 동기기가 잘 동작하였다.

• ETRI Journal
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• 제32권2호
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• pp.214-221
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• 2010

Radio frequency (RF) subsampling can be used by radio receivers to directly down-convert and digitize RF signals. A goal of a cognitive radio/software defined ratio (CR/SDR) receiver design is to place the analog-to-digital converter (ADC) as near the antenna as possible. Based on this, a band-pass sampling (BPS) frontend for CR/SDR is proposed and verified. We present a receiver architecture based second-order BPS and signal processing techniques for a digital RF frontend. This paper is focused on the benefits of the second-order BPS architecture in spectrum sensing over a wide frequency band range and in multiband receiving without modification of the RF hardware. Methods to manipulate the spectra are described, and reconstruction filter designs are provided. On the basis of this concept, second-order BPS frontends for CR/SDR systems are designed and verified using a hardware platform.