• International Journal of Internet, Broadcasting and Communication
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• 제10권3호
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• pp.109-114
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• 2018

In order to improve performance for the size of the BLPD, the CCL is used for the realization as the delay line. As realizing lower coupling coefficient and lower characteristic impedance, the CCL has good performance of the phase delay. The CCL is applied as the compact BLPD with optimized coupling factor and matched impedance because the lower coupling coefficient and lower characteristic impedance are increased the size and the loss, respectively. Designed BLPD using the CCL has the size of $0.13{\lambda}_g{\times}0.13{\lambda}_g$ and the size-reduction ratio of fabricated BLPD using the CCL has 58.5% ($21.08{\times}21.40mm^2$). Also, fabricated BLPD is measured the insertion loss of 3.16dB at the center frequency of 1.78GHz and the 20dB bandwidth is 9.58%. Differenced magnitude and phase between threw port and coupled port are measured 0.1dB and $89.9^{\circ}$, respectively. These performances are almost same compared with the conventional BLPD. Suggested application of the CCL can be used various devices and circuits for the size-reduction.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2404-2406
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• 2000

Chua's circuit is a simple electronic network which exhibits a variety of bifurcation and attractors. The circuit consists of two capacitors, an inductor, a linear resistor, and a nonlinear resistor. In this paper, a transmitter and a receiver using two identical Chua's circuits are proposed and synchronizations of a T or ${\pi}$ type power line are investigated. Since the synchronization of the power line system is impossible by coupled synchronization, theory having both the drive-response and the coupled synchronization is proposed. As a result, the chaos synchronization has delay characteristics in the power line transmission system caused by the line parameters L and C

• 한국항행학회논문지
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• 제7권2호
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• pp.141-148
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• 2003

본 논문에서는 미상 디지털 통신 신호의 심볼율을 검출하기 위한 기술들을 소개하고 그 성능을 비교해 본다. 심볼율은 delay and multiplier, square law 또는 Hilbert 변환을 이용한 방법 등의 회로를 통과한 신호의 전력스펙트럼 밀도에서 검출해 낼 수 있다. 이러한 회로들을 통과한 신호를 이산 푸리에 변환(discrete Fourier Transform) 한 결과에서 많은 스펙트럼 라인과 복수개의 피크(peak)가 검출되고 그 중 첫 번째 피크가 심볼율을 나타내는 주파수에 위치하게 된다. 만약 해당 심볼율이 아닌 다른 주파수상의 스펙트럼 라인의 값이 첫 번째 피크보다 크다면 심볼율은 잘못 검출될 것이다. 그러므로 첫 번째 피크의 값과 가장 큰 주변 스펙트럼 라인의 값의 비를 이용하여 심볼율 검출기의 성능을 비교하였다. MPSK 변조 방식에서는 -20dB 이하의 Es/N0에서는 delay and multiplier가 가장 우수한 성능을 보였고 -20dB 이상의 Es/N0에서는 Hilbert 변환 방식이 더 좋은 성능을 나타내었다. 또한 QAM 변조 방식에서 delay and multiplier 회로는 낮은 Es/N0에서는 심볼율을 검출할 수 없으며 square law 방식은 MPSK 변조 방식에서 보다 우수한 성능을 나타내었다.

• 한국전자통신학회논문지
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• 제19권1호
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• pp.1-10
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• 2024

실내 로비 환경에서 다중 경로에서 6, 10, 17 GHz 주파수 대역의 전파 특성을 분석하였다. 가시선(Line-of-sight, LOS) 및 비가시선(Non-line-of-sight, NLOS) 경로는 송신 안테나 위치에서 수신 안테나 위치까지 2-16 m (0.5 m 간격) 거리에서 측정되었다. 기본 전송 손실은 경로에 해당하는 FI(Floating intercept) 경로 손실 모델을 사용하여 세 가지 매개변수를 비교하였다. RMS(Root mean square) 지연 확산은 측정 결과를 누적 확률 10, 50, 90%로 비교하였다. 기둥의 존재와 특이한 로비 구조로 인해 측정된 모든 주파수에서 전파 손실과 전파 지연이 발생하였다. 이에 실내 로비 환경에 대한 측정 시나리오와 표준 측정 데이터 제공을 제안하였다. 이를 통해 다양한 구조의 실내 로비 환경에서 5G 및 밀리미터파 대역의 전파 특성에 대한 연구에 기여할 것이다.

• 한국전자파학회논문지
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• 제26권2호
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• pp.213-217
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• 2015

본 논문에서는 밴드 패스 필터 및 노치 필터로의 용도 변환이 가능하고, 대역폭 변화가 용이한 새로운 구조의 MWP 필터를 제안하였다. 인접 채널의 단위 시간지연 차이가 50 ps인 $4{\times}2$ 광섬유 지연선로 행렬로 구성된 MWP 필터를 제작하였고, 각 채널의 시간 지연 및 MWP 필터의 주파수 응답 등의 특성을 측정하였다. RF 변조 광 신호의 시간 지연 차이와 계수를 변화시킴으로써 20 GHz와 6.67 GHz의 FSR 변화 특성을 확인하였다.

• Progress in Superconductivity
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• 제9권2호
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• pp.157-161
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• 2008

Due to high speed operations and ultra low power consumptions RSFQ logic circuit is a very good candidate for future electronic device. The focus of the RSFQ circuit development has been on the advancement of analog-to-digital converters and microprocessors. Recent works on RSFQ ALU development showed the successful operation of an 1-bit block of ALU at 40 GHz. Recently, the study of an RSFQ analog-to-digital converter has been extended to the development of a single chip RF digital receiver. Compared to the voltage logic circuits, RSFQ circuits operate based on the pulse logic. This naturally leads the circuit structure of RSFQ circuit to be pipelined. Delay time on each pipelined stage determines the ultimate operating speed of the circuit. In simulations, a two junction Josephson transmission line's delay time was about 10 ps, a splitter's 14.5 ps, a switch's 13 ps, a half adder's 67 ps. Optimization of the 4-bit ALU circuit has been made with delay time consideration to operate comfortably at 10 GHz or above.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2002년도 추계학술대회 발표 논문집
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• pp.130-136
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• 2002

Device makers want to make higher density chips as devices shrink, especially WSix poly stack down is one of the key issues. However, EPD (End Point Detection) time delay was happened in DPS+ poly chamber which is a barrier to achieve device shrink because EPD time delay killed test pattern and next generation device. To investigate the EPD time delay, a test was done with patterned wafers. This experimental was carried out combined with OES(Optical Emission Spectroscopy) and SEM (Scanning Electron Microscopy). OES was used to find corrected wavelength in WSix stack down gate etching. SEM was used to confirm WSix gate profile and gate oxide damage. Through the experiment, a new wavelength (252nm) line of plasma is selected for DPS+ chamber to call correct EPD in WSix stack down gate etching for current device and next generation device.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1993년도 추계종합학술발표회 논문집
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• pp.458-461
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• 1993

• 한국전자파학회논문지
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• 제21권6호
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• pp.681-689
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• 2010

본 논문에서는 분산 소자 형태의 마이너스 군지연 회로를 이용함으로써 피드포워드 증폭기의 효율 개선 및 구현의 용이성을 증대시킬 수 있는 새로운 구조의 피드포워드 증폭기를 제안한다. 피드포워드 증폭기의 지연 소자에 의한 삽입 손실은 심각한 시스템의 효율 저하를 유발한다. 일반적으로 이러한 손실을 줄이기 위하여 고출력 동축 케이블 또는 지연 선로 여파기를 사용하지만, 그러한 소자들의 삽입 손실조차도 무시할 수 없어서 피드포워드 증폭기의 제약 사항으로 작용한다. 제안하는 마이너스 군지연 회로를 이용함으로써 광대역 선형화를 위해 혼변조 왜곡 신호 상쇄 루프에 사용되는 지연 소자를 제거할 수 있다. 중심 주파수가 2.14 GHz인 WCDMA 하향 대역에서 -9 ns의 군지연, 0.2 dB의 삽입 손실, 그리고 30 MHz의 대역폭을 갖도록 제작된 2단 분산 소자 마이너스 군지연 회로를 이용하여 제작된 제안하는 구조의 피드포워드 증폭기는 평균 출력 전력이 44 dBm 일 때 -53.2 dBc의 인접 채널 누설비(Adjacent Channel Leakage Ratio: ACLR)를, 19.4 %의 전력 부가 효율(Power Added Efficiency: PAE)을 갖는 것으로 측정되었다.