• 한국통신학회논문지
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• 제19권7호
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• pp.1390-1406
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• 1994

본 논문은 로컬 엑세스 컴퓨터 네트워크를 설계할 때 발생되는 문제의 하나로 네트워크의 평균 지연 시간을 고려한 최소 비용 루프 설계 문제(DMCLP-Delay constrained Minimum Cost Loop Problem)를 다룬다. 이 문지는 종단 사용자의 트래픽 요구량을 만족시키는 링의 집합을 구하는 것으로 목적 함수는 전체라인 비용을 최소화하는 것이다. 본 논문에서는 하나의 링이 서비스할 수 있는 노드의 수가 제한되어 있으며 동시에 네트워크의 평균 지연 시간이 원하는 시간이내이어야 한다는 제약 조건하에서 이 문제에 대한 2단계-휴리스틱 알고리즘을 제안한다. 이 알고리즘은 기존의 최소 비용 루프 설계(MCLP) 알고리즘에 의한 클러스터와 본 논문에서 제안한 trade-off criterion를 이용하여 유도된다. 실제 시뮬레이션의 결과, 본 논문에서 제안한 알고리즘은 수정된 기존의 MCLP 알고리즘보다 우수한 해를 제공하며 아울러 비교적 짧은 실행 시간을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.189-192
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• 2000

This paper proposes a fuzzy-based random access controller with a superimposed frame structure (F$^2$RAC) fur voice/data-integrated wireless networks. F$^2$RAC adopts mini-slot technique for reducing contention cost, and these mini-slots of which number may dynamically vary from one frame to the next as a function of the traffic load are further partitioned into two regions for access requests coming from voice and data traffic with their respective QoS requirements. And F$^2$RAC is designed to properly determine the access regions and permission probabilities for enhancing the data packet delay while ensuring the voice packet dropping probability constraint. It mainly consists of the estimator with Pseudo-Bayesian algorithm and fuzzy logic controller with Sugeno-type of fuzzy rules. Simulation results prove that F$^2$RAC can guarantee QoS requirement of voice and provide the highest throughput efficiency and the smallest data packet delay amongst the different alternatives including PRMA［1］, IPRMA［2］, and SIR［3］.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.160-162
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• 2001

Cyclic-Reservation Multiple-Access(CRMA) is an access scheme for high-speed local and metropolitan area networks based on folded-bus or dual-bus configurations. CRMA provides high throughput and fairness independent of the network speed or distance. This paper describes a simulation-based quantitative analysis of the performance gains obtained by introducing slot reuse in CRMA. Generally, a longer cycle length means a longer access delay and a lower throughput. There-fore, it is desirable to develop a scheme such that the cycle length is the shortest. In this paper, we will study the problem of reducing the total number of empty slots generated within every cycle. However, it has been shown that the problem is NP-complete under the constraint that all empty slots used by a station in a cycle are required to be consecutive. We present the algorithm that improves previous novel approach by using previous node information. We compare our slots reuse scheme with several slot reuse algorithms such as region scheme (FMR), address schemes, novel approach in terms of the following two important performance criteria: average cycle length and average slot utilization ratio. As compared with the one proposed in novel algorithm, the new scheme makes the cycle length much shorter. Besides, the resulting slot utilization and the access delay are better than those of the other two schemes.

• Journal of Power Electronics
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• 제14권6호
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• pp.1322-1333
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• 2014

To track the sinusoidal current under stationary frame and suppress the effects of low-order grid harmonics, the multi-resonant quasi-proportional plus resonant (PR) controller has been extensively used for digitally controlled LCL-type pulse-width modulation (PWM) converters with capacitor-current-feedback active damping. However, designing the controller is difficult because of its high order and large number of parameters. Moreover, the computation and PWM delays of the digitally controlled system significantly affect damping performance. In this study, the delay effect is analyzed by using the Nyquist diagrams and the system stability constraint condition can be obtained based on the Nyquist stability criterion. Moreover, impact analysis of the control parameters on the current loop performance, that is, steady-state error and stability margin, identifies that different control parameters play different decisive roles in current loop performance. Based on the analysis, a simplified controller design method based on the system specifications is proposed. Following the method, two design examples are given, and the experimental results verify the practicability and feasibility of the proposed design method.

• 전자공학회논문지C
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• 제34C권3호
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• pp.1-10
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• 1997

We present an approach to high-level synthesis for a specific target architecture-partitioned bus architecture. In this approach, we have specific goals of minimizing data transfer length and number of buses in addition to common synthesis goals such as minimizing number of control steps and satisfying given resource constraint. Minimizing data transfer length and number of buses can be very important design goals in the era of deep submicron technology in which interconnection delay and area dominate total delay and area of the chip to be designed. in partitioned bus architecture, to get optimal solution satisfying all the goals, partitioning of operation nodes among segments and ordering of segments as well as scheduling and allocation/binding must be considered concurrently. Those additional goals may impose much more complexity on the existing high-level synthesis problem. To cope with this increased complexity and get reasonable results, we have employed two ideas in ur synthesis approach-extension of the target architecture to alleviate bus requirement for data transfer and adoption of genetic algorithm as a principal methodology for design space exploration. Experimental results show that our approach is a promising high-level synthesis mehtodology for partitioned bus architecture.

• Journal of Power Electronics
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• 제17권6호
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• pp.1672-1682
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• 2017

For grid-connected LCL-filtered inverters, the inverter-side current can be used as the control object with one current sensor for both LCL resonance damping and over-current protection, while the grid-voltage feedforward or harmonic resonant compensator is used for suppressing low-order grid current harmonics. However, it was found that the grid current harmonics were high and often beyond the standard limitations with this control. The limitations of the inverter-side current control in suppressing low-order grid current harmonics are analyzed through inverter output impedance modeling. No matter which compensator is used, the maximum magnitudes of the inverter output impedance at lower frequencies are closely related to the LCL parameters and are decreased by increasing the control delay. Then, to improve the grid current quality without complicating the control or design, this study proposes designing the filter capacitance considering the current harmonic constraint and using a PWM mode with a short control delay. Test results have confirmed the limitation and verified the performance of the improved approaches.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제16권6호
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• pp.1849-1876
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• 2022

Wireless Sensor Network (WSN) is considered as an integral part of the Internet of Things (IoT) for collecting real-time data from the site having many applications in industry 4.0 and smart cities. The task of nodes is to sense the environment and send the relevant information over the internet. Though this task seems very straightforward but it is vulnerable to certain issues like energy consumption, delay, throughput, etc. To efficiently address these issues, this work develops a cross-layer model for the optimization between MAC and the Network layer of the OSI model for WSN. A high value of duty cycle for nodes is selected to control the delay and further enhances data transmission reliability. A node measurement prediction system based on the Kalman filter has been introduced, which uses the constraint based on covariance value to decide the scheduling scheme of the nodes. The concept of duty cycle for node scheduling is employed with a greedy data forwarding scheme. The proposed Duty Cycle-based Greedy Routing (DCGR) scheme aims to minimize the hop count, thereby mitigating the energy consumption rate. The proposed algorithm is tested using a real-world wastewater treatment dataset. The proposed method marks an 87.5% increase in the energy efficiency and reduction in the network latency by 61% when validated with other similar pre-existing schemes.

• 정보처리학회논문지C
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• 제9C권4호
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• pp.543-550
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• 2002

본 논문에서는 무선 ATM망에서 rt-VBR 서비스를 위한 동적 슬롯 할당 기법을 제안한다. 제안된 방식에서는 슬롯 할당을 요구하기 위한 예약 요청 패킷을 경쟁 기반으로 전송하고, 예약 요청이 성공하면 단말기에서는 비 경쟁 방식으로 동적 매개변수를 전달한다. 기지국 스케줄러는 예약이 성공한 단말기들이 잔여수명과 요청하는 슬롯 수와 같은 동적 매개변수를 전송하기 위한 DPS 미니슬롯을 할당한다. 한편 기지국 스케줄러는 단말기들이 전송한 잔여수명을 기반으로 잔여수명이 가장 짧은 단말기에게 상향 데이터 슬롯을 우선적으로 할당한다. 본 논문에서는 제안한 방식의 성능을 시뮬레이션을 통하여 분석하였다. 시뮬레이션의 결과, 제안한 동적 슬롯 할당 기법은 셀 손실률을 낮게 유지하면서 rt_VBR 서비스가 요구하는 전송 지연을 보장하고 있음을 알 수 있다.

• 대한교통학회지
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• 제27권6호
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• pp.147-156
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• 2009

본 논문에서는 기 운영되고 있는 도시부 대중교통을 대상으로 노선의 운행빈도 설계 문제의 모델링 및 해법 개발을 위한 방법론을 제시하였다. 개발된 운행빈도 모형은 이중구조 모형으로서 상위 운영자 모형은 이용 가능한 총 차량 대수제약과 최소/최대 운행빈도 제약 하에 비용과 수익을 모두 포함한 순비용을 최소화하는 비선형 최적화 모형이고, 하위 사용자 모형은 가변수요와 용량제약으로 인한 노선의 혼잡, 그리고 노선 간환승에 따른 지체를 고려한 확률적 사용자 평형수단/경로선택 모형이다. 모형의 해법으로는 상위 모형의 경우 목적함수의 그레디언트를 기반으로 하는 "그레디언트 투사 해법"을 제안하였고, 하위모형의 경우는 기존의 "반복조정해법"을 활용하였다. 또한, 구축된 모형과 해법을 소규모 예제네트워크에 적용하여 그 수렴성과 도출된 해를 분석하였다. 본 논문의 운행빈도 설계방법론은 노선의 운영 효율성을 진단 평가하고, 투입 차량대수 제약 하에 대중교통 운영 효율을 개선하는 방안을 마련하는 데 있어 이론적인 토대로 활용될 수 있을 것으로 기대된다.

• 한국항행학회논문지
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• 제22권6호
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• pp.557-565
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• 2018

도심환경에서의 GNSS 항법을 위하여 짧은 지연 다중경로 감쇄 기법을 제안하였다. 제안한 기법은 GNSS 수신기가 육상 교통 이동체에 탑재되어 있다는 제한 조건을 이용하여 어느 위성에서 다중경로 신호가 발생했는지를 검출하고, 해당위성의 측정치를 제거하여 새로운 항법결과를 도출한다. 이때 검출 조건은 GNSS 수신기의 성능 등급과 이동체의 동적 특성에 따라 결정된다. 제안 기법을 검증하기 위하여 4가지 시나리오에 대한 다중경로 환경에서 실제 데이터를 수집하였으며, GNSS 수신기에 기본적으로 탑재된 다중경로 감쇄 기법과 제안한 기법을 함께 적용하여 데이터를 처리한 결과 가시위성이 5개 미만인 경우를 제외하고는 측위 결과가 5 m 이하로 나타나는 것을 확인하였다.