• 한국건설관리학회:학술대회논문집
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• 한국건설관리학회 2003년도 학술대회지
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• pp.426-429
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• 2003

건설공사는 프로젝트의 진행 중 내${\cdot}$외부의 여러 조건의 변경이나 사회적 요구에 따라 초기의 계약과는 다른 많은 변경사항이 발생하게 된다. 이러한 변경사항은 프로젝트 추진과정에서 많은 영향을 미치게 되며, 이로 인하여 발생되는 영향은 대부분 프로젝트의 공기지연으로 나타나게 된다. 건설공사에서 발생하는 공기 지연은 기본적으로 도급자의 면책여부에 따라 공기연장이나 지체상금의 부과 등의 결과로 나타나게 되는데 이러한 사항에 대한 발주자와 도급자의 의견이 대립될 경우 클레임으로 발전하게 된다. 클레임에서 가장 중요한 사항은 공기지연일수의 산정으로서 이는 공기지연 클레임에서 가장 중요한 부분이라고 할 수 있다. 본 연구에서는 공기지연 클레임에서 가장 중요한 자료가 되는 공기지연일수 산정방법의 한 방법으로 계약 초기에 작성된 계획공정표(As-Planned Schedule)와 모든 지연이 포함된 준공공정표(As-Built Schedule including all delays) 그리고 발주자 지연이 제외된 준공공정표(As-Built schedule absent owner delays)를 비교함으로써 각 계약 구성원의 귀책으로 인한 광기 지연일수 산정방법을 제시하고자 한다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.486-495
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• 2002

본 논문에서는 프레임 기반 패킷 전송 스케쥴링을 위한 지연 감축 방안을 제안한다. ATM과 같은 초고속 통신망은 사용자에게 대역폭과 패킷 지연과 같은 성능을 보장하여야 한다. 스케쥴링 방법에 있어 프레임 기반 구조는 사용자에게 요구되는 대역폭의 지원과 간단한 레이트-제어 방법을 제공하지만 나쁜 지연 특성을 가지게 된다. 본 논문에서 제안한 지연 감축 방법은 HRR (Hierarchical Round-Robin)과 같은 계층적 프레임 구조를 사용하지만 지연 특성을 좋게 하기 위해 고정된 우선순위를 갖는 라운드 로빈 방식을 사용하지 않고, 동적으로 우선순위를 변화시킴으로써 광대역과 협대역 연결간의 지연에 있어서의 불평등을 해소하였다. 해석적 비교 및 모의실험 결과 제안된 HFIFO 방법이 기존의 HRR과 같은 프레임 구조의 장점을 그대로 따르면서, 연결간 공정한 지연품질 제공하며 전체 지연 값을 줄일 수 있음을 알 수 있었다.

• 한국심리학회지 : 문화 및 사회문제
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• 제20권4호
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• pp.347-364
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• 2014

본 연구는 얼굴자극의 검사단계 표정변화와 검사 지연시간, 그리고 배경변화가 얼굴재인에 미치는 효과를 검증하기 위해 수행되었다. 실험 1에서는 학습단계에서 부정 표정 얼굴을 학습하고 검사단계에서 동일한 얼굴의 부정 표정과 중성 표정얼굴에 대한 재인 검사가 실시되었다. 실험 2에서는 학습단계에서 부정 표정 얼굴을 학습하고 검사단계에서 부정 표정과 긍정 표정얼굴에 대한 재인 검사가 실시되었다. 실험 3에서는 학습단계에서 중성 표정 얼굴을 학습하고, 검사단계에서 부정 표정과 중성 표정 얼굴에 대한 재인 검사가 실시되었다. 세 실험 모두 참가자들은 즉시 검사와 지연 검사 조건에 할당되었고, 재인검사에서 목표 얼굴자극들은 배경이 일치 조건으로 또한 불일치 조건으로 제시되었다. 실험 1과 실험2 모두에서 부적 표정에 대한 재인율이 높았다. 실험 3에서 중성 표정에 대한 재인율이 높았다. 즉, 세 개실험 모두에서 표정 일치 효과가 나타났다. 학습단계에서 제시된 얼굴 표정의 정서와는 상관없이 검사단계에서 표정이 학습단계와 일치할 때 얼굴 재인율은 증가하였다. 또한 표정 변화에 따른 효과는 배경 변화에 따라 상이하게 나타났다. 본 연구 결과로 얼굴은 표정이 달라지면 기억하기 힘들며, 배경의 변화와 시간 지연에 따라 영향을 받는 다는 점을 확인하였다.

• 오토저널
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• 제5권2호
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• pp.41-47
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• 1983

The analysis shows that the variation of maximum pressure of the cycle, rate of hear release, rate of mass burned, and combustion delay are influenced by the inlet air humidity in the spark-ignition engine. The quantitative combustion delay can be obtained from the rate of mass burned. Also, the variation of time loss and effective compression ratio with the change of inlet air humidity are dominated by the development of rate of heat release.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2002년도 Proceedings of International Symposium on Remote Sensing
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• pp.216-221
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• 2002

A spherical Earth surface is used fur realistic analysis of the geometrical performance characteristics about the variation of satellite altitude and 2-dimensional line-of-sight(LOS) tilt angle in a satellite imager using Time Delay and Integration(TDI) technique with fixed integration time. In the spherical Earth surface model TDI synchronization using LOS tilt is investigated as a solution to compensate geometric performance degradation due to altitude decrease. This result can be used fur a TDI CCD imager with variable integration time in a certain as well.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2641-2647
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• 2003

Conventional DLLs estimate the delay times of satellite signals individually and feed back these measurements to the VCO independently. But VDLL estimates delay times and user position directly and then estimate the feedback term for VCO using the estimated position changes. In this process, input measurements are treated as vectors and these vectors are used for navigation. First advantage of VDLL is that noise is reduced in all of the tracking channels making them less likely to enter the nonlinear region and fall below threshold. Second is that VDLL can operate successfully when the conventional independent parallel DLL approach fails completely. It means that VDLL receiver can get enough total signal power to track successfully to obtain accurate position estimates under the same conditions where the signal strength from each individual satellite is so low or week that none of the individual scalar DLL can remain in lock when operating independently. To operate VDLL successfully, it needs to know the initial user dynamics and position and prevents total system from the divergence. The suggested integration method is to use the inertial navigation system to provide initial dynamics for VDLL and to maintain total system stable. We designed the GPS/INS integrated navigation system. This new type of integrated system contained the vector pseudorange format generation block, VDLL signal processing block, position estimation block and the conversion block from position change to delay time feedback term aided by INS.

• 한국전기전자재료학회논문지
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• 제18권3호
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• pp.206-211
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• 2005

The device makers want to make higher density chips on the wafer through scale-down. The change of WSix/poly-Si gate film thickness is one of the key issues under 100 nm device structure. As a new device etching process is applied, end point detection(EPD) time delay was occurred in DPS+ poly chamber of Applied Materials. This is a barrier of device shrink because EPD time delay made physical damage on the surface of gate oxide. To investigate the EPD time delay, the experimental test combined with OES(Optical Emission Spectroscopy) and SEM(Scanning Electron Microscopy) was performed using patterned wafers. As a result, a EPD delay time is reduced by a new chamber seasoning and a new wavelength line through plasma scan. Applying a new wavelength of 252 nm makes it successful to call corrected EPD in WSix/poly-Si stack-down gate etching in the DPS+ poly chamber for the current and next generation devices.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.5-10
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• 2005

We deal with the sliding mode control using the time delay estimation. The time delay estimation is able to weaken the need for obtaining a quantitative plant model analogous to the real plant so the sliding mode control with a time delay estimation (SMCTE) is very suitable for plant such as SMA actuators whose quantitative model is difficult to obtain. We have already studied the application of the time delay control (TDC) to SMA actuators in other literature. Based on the previous study on the TDC, we developed the gain tuning method for the SMCTE, which results were nearly the same as the TDC. With respect to the step response, the SMCTE proved its predominance in a comparison with other control schemes such as the PID control and the relay control. As well as the contribution of the above control methodology, the model identification for SMA actuators has also been studied. The dynamics for an SMA actuator was newly derived using the modified Liang's model. The derived dynamics showed a continuity at the change of the phase transformation process but the original Liang's model could not.

• 전자공학회논문지SC
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• 제46권1호
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• pp.22-27
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• 2009

인터넷과 같은 네트워크 시스템에서 네트워크 혼잡, 대역폭, 거리에 따라 발생하는 시변 시간지연을 해결하는 것은 양방향 원격제어 시스템을 설계할 때 해결해야할 문제이다. 불규칙적인 시간 지연은 전체 시스템의 성능을 저하시키거나 불안정하게 만들 수 있기 때문이다. 이러한 안정성 문제를 해결하기 위해 양방향 원격 제어 시스템에서 수동성 이론이 사용되어져 왔다. 본 논문에서는 시간 지연의 변화율에 따라 전송 제어기에 시변 이득을 적용하여 수동성을 확보할 수 있는 알고리즘을 제안하였다. 그리고 시뮬레이션을 통해 제안한 시스템의 성능 결과를 보였다.

• 전자공학회논문지C
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• 제35C권1호
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• pp.1-9
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• 1998

In the circuit model that outputs are latched and input vectors are successively applied at inputs, the gate resizing approach to reduce the delay of the critical pathe may not improve the performance. Since the clock period is etermined by delays of both long and short paths in combinational circuits, the performance (clock period) can be optimized by decreasing the delay of the longest path, or increasing the delay of the shortest path. In order to achieve the desired clock period of a circuit, gates lying in sensitizable long and short paths can be selected for resizing. However, the gate selection in path sensitization approach is a difficult problem due to the fact that resizing a gate in shortest path may change the longest sensitizable path and viceversa. For feasible settings of the clock period, new algorithms and corresponding gate selection methods for resizing are proposed in this paper. Our new gate selection methods prevent the delay of the longest path from increasing while resizing a gate in the shortest path and prevent the delay of the shortest path from decreasing while resizing a gate in the longest sensitizable path. As a result, each resizing step is guaranteed not to increase the clock period. Our algorithmsare teted on ISCAS85 benchmark circuits and experimental results show that the clock period can beoptimized efficiently with out gate selection methods.