• ETRI Journal
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• 제34권5호
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• pp.727-733
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• 2012

This paper demonstrates a new driving scheme that allows reducing the supply voltage of data drivers for low-power active matrix organic light-emitting diode (AMOLED) displays. The proposed technique drives down the data voltage range by 50%, which subsequently diminishes in the peak power consumption of data drivers at the full white pattern by 75%. Because the gate voltage of a driving thin film transistor covers the same range as a conventional driving scheme by means of a level-shifting scheme, the low-data supply scheme achieves the equivalent dynamic range of OLED currents. The average power consumption of data drivers is reduced by 60% over 24 test images, and power consumption is kept below 25%.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.428-430
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• 2006

This paper proposes a new means of performance optimization for multimedia algorithm utilizing the Microscopic DVS (Dynamic Voltage Scaling). The Microscopic DVS technique controls the operating frequency and the supply voltage levels dynamically according to the processing requirement for each frame of multimedia data. The huffman decoding algorithm of MPEG-2 AAC audio decoder is optimized to maximize the power saving efficiency of Microscopic DVS technique. The experimental results show the reduction of computational complexity by more than 30% and the reduction of power consumption by more than 17% compared with those of the conventionally fast method.

• 대한전기학회논문지:시스템및제어부문D
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• 제55권12호
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• pp.544-546
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• 2006

This paper proposes a new means of performance optimization for multimedia algorithm utilizing the Microscopic DVS (Dynamic Voltage Scaling). The Microscopic DVS technique controls the operating frequency and the supply voltage levels dynamically according to the processing requirement for each frame of multimedia data. The huffman decoding algorithm of MPEG-2 AAC audio decoder is optimized to maximize the power saving efficiency of Microscopic DVS technique. The experimental results show the reduction of computational complexity by more than 30% and the reduction of power consumption by more than 17% compared with those of the conventionally fast method.

• Journal of Information Processing Systems
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• 제5권4호
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• pp.175-186
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• 2009

Power consumed by modern computer systems, particularly servers in data centers has almost reached an unacceptable level. However, their energy consumption is often not justifiable when their utilization is considered; that is, they tend to consume more energy than needed for their computing related jobs. Task scheduling in distributed computing systems (DCSs) can play a crucial role in increasing utilization; this will lead to the reduction in energy consumption. In this paper, we address the problem of scheduling precedence-constrained parallel applications in DCSs, and present two energy- conscious scheduling algorithms. Our scheduling algorithms adopt dynamic voltage and frequency scaling (DVFS) to minimize energy consumption. DVFS, as an efficient power management technology, has been increasingly integrated into many recent commodity processors. DVFS enables these processors to operate with different voltage supply levels at the expense of sacrificing clock frequencies. In the context of scheduling, this multiple voltage facility implies that there is a trade-off between the quality of schedules and energy consumption. Our algorithms effectively balance these two performance goals using a novel objective function and its variant, which take into account both goals; this claim is verified by the results obtained from our extensive comparative evaluation study.

• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• 전력전자학회논문지
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• 제13권4호
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• pp.247-256
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• 2008

직류철도의 회생제동 시 발생되는 회생에너지는 급전선로의 직류가선전압의 상승에 의해 시스템의 오동작이나 차량 정류기의 파손, 또는 급전 시스템의 전력변환 장치의 고장을 일으키는 원인이 될 수 있다. 슈퍼 커패시터를 이용한 회생에너지 저장장치는 직류가선전압을 안정화 하게하는 방법이다. 본 논문에서는 슈퍼 커패시터 뱅크를 이용하여 직류철도 시스템의 에너지 저장장치를 구현하였고, 지하철 2호선 N역과 S역의 실측값을 이용하여 가선전압이 전동차에 의한 회생에너지 발생에 따른 동작 특성과 슈퍼 커패시터의 충 방전 특성을 확인하였다. 본 논문을 통하여 직류철도 시스템에 설치된 회생에너지 저장시스템용 슈퍼 커패시터 뱅크의 동작 특성을 알 수 있고, 향 후 직류철도 모든 변전소의 직류 가선전압 실측 데이터를 이용한다면, 특정 직류철도 운행 구간에 대한 회생에너지 저장장치의 운전특성과 슈퍼커패시터의 용량 및 수명 예측으로 가격을 절감 할 수 있고 전체 시스템의 안정도 와 신뢰성을 향상시킬 수 있다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.35-42
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• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제55권12호
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• pp.511-517
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• 2006

The key issues in high power, high energy applications such as electromagnetic launchers include safety, reliability, flexibility, efficiency, compactness, and cost. To explore some of the issues, a control scheme for a large current wave-forming was designed, built and experimentally verified using a 2.4MJ pulse power system (PPS). The PPS was made up of eight capacitors bank unit, each containing six capacitors connected in parallel. Therefore there were 48 capacitors in total, with ratings of 22kV and 50kJ each. Each unit is charged through a charging switch that is operated by air pressure. For discharging each unit has a triggered vacuum switch (TVS) with ratings of 200kA and 250kV. Hence, flexibility of a large current wave-forming can be obtained by controlling the charging voltage and the discharging times. The whole control system includes a personal computer(PC), RS232 and RS485 pseudo converter, electric/optical signal converters and eight 80C196KC micro-controller based capacitor-bank module(CBM) controllers. Hence, the PC based controller can set the capacitor charging voltages and the TVS trigger timings of each CBM controller for the current wave-forming. It also monitors and records the system status data. We illustrated that our control scheme was able to generate the large current pulse flexibly and safely by experiments. The our control scheme minimize the use of optical cables without reducing EMI noise immunity and reliability, this is resulting in cost reduction. Also, the reliability was increased by isolating ground doubly, it reduced drastically the interference of the large voltage pulse induced by the large current pulse. This paper contains the complete control scheme and details of each subsystem unit.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.1-7
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• 2007

본 논문에서는 고성능 멀티미디어 인터페이스 (High Definition Multimedia Interface: HDMI) 용 수신기의 전력 절감과 면적 감소를 위한 2X converse oversampling 방식의 준 디지털 데이터 복원 회로를 제안한다. 제안하는 데이터 복원 회로는 2X converse oversampling 방식의 데이터 검출 알고리즘과 준 디지털 구조를 이용해 전력과 유효 면적을 효과적으로 감소시킨다. 제안하는 회로의 성능을 검증하기 위해서 0.18um CMOS 공정을 이용하여 칩이 제작되었으며, 측정 결과 14.4mW의 전력을 소모하고, $0.152mm^2$의 유효 면적을 차지하며, 0.7UIpp의 Jitter tolerance 성능을 나타내므로 HDMI용 수신기의 전체 전력과 유효면적을 효과적으로 감소시킬 수 있다.

• 전기전자학회논문지
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• 제8권2호
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• pp.195-206
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• 2004

RFID 시스템에서 리더와 트랜스폰더 사이에 원활한 데이터 전송이 이루어지기 위해서는 리더 안테나와 트랜스폰더 안테나 사이에 공진 주파수 정합이 필요하다. 공진 주파수에 부정합이 발생하면, 트랜스폰더 안테나 코일에 유도되는 전압이 감소하게 되며, 따라서 트랜스폰더의 내부 전원 전압이 감소하게 된다. 또한, 리더 안테나 코일에 zero modulation의 확률이 증가하게 되어 궁극적으로 인식 거리의 감소를 가져오게 된다. 본 논문에서는 이러한 공진 주파수의 부정합이 초래하는 현상에 대해 이론적으로 분석을 하고, 수식적으로 모델링하였다. 또한, 공진주파수 부정합을 보상하기 위한 방법에 대해 언급하였다. 리더와 트랜스폰더 사이의 데이터 전송에 관해 본 논문에서 유도된 수식 및 분석된 이론들은 다양한 응용 분야를 위한 RFID 시스템의 신속한 개발에 큰 도움이 될 수 있을 것으로 기대된다.