• 정보처리학회논문지D
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• 제10D권2호
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• pp.187-194
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• 2003

주기억장치 자료저장 시스템은 실시간 트랜젝션에 충분한 여유 시간을 부여하여 실시간 트랜잭션의 성능을 높혀준다. 이런 특성으로 인하여 주기억장치를 이용한 데이터관리 시스템들이 이동 통신 관리 시스템의 가입자 위치 관리와 같은 여유시간의 급박한 실시간 트랜잭션에 많이 활용되고 있다. 본 논문에서는 다중 사용자용 멀티쓰레드 방식의 실시간 검색시스템 개발의 일환으로 대량의 실시간 검색 트랜잭션과 자료 변경 트랜잭션이 주기억장치 자료저장 시스템의 자료를 검색, 변경하는 환경에서 주기억장치 자료저장 시스템을 설계 구현하였다. 구현된 시스템은 기존의 디스크 데이터베이스 시스템과 상호 보완적인 형태로 사용되는 내장형 방식으로 다중 쓰레드 방식으로 동작되며, 동시성 제어는 주기억장치의 특성을 살려 복잡한 잠금방식이 아닌 래치를 사용한다. 주기억장치 자료저장 시스템에는 가장 최근의 데이터만을 저장하며, 동기화 기법으로는 디스크 데이터베이스 시스템에서 변경 트랜잭션이 발생하는 경우에 구현 시스템의 데이터를 갱신하는 방법을 사용한다. 시스템은 검색 및 변경 쓰레드의 비율을 제한하여 실시간 검색의 최소성능을 보장할 수 있게 하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2012년도 추계학술대회
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• pp.52-53
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• 2012

Belief propagation (BP) is a commonly used global energy minimization algorithm for solving stereo matching problem in 3D reconstruction. However, it requires large memory bandwidth and data size. In this paper, we propose a novel memory-efficient algorithm of BP in stereo matching on the Graphics Processing Units (GPU). The data size and transfer bandwidth are significantly reduced by storing only a part of the whole message. In order to maintain the accuracy of the matching result, the local messages are reconstructed using shared memory available in GPU. Experimental result shows that there is almost an order of reduction in the global memory consumption, and 21 to 46% saving in memory bandwidth when compared to the conventional algorithm. The implementation result on a recent GPU shows that we can obtain 22.8 times speedup in execution time compared to the execution on CPU.

• 한국정보통신학회논문지
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• 제13권2호
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• pp.315-320
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• 2009

플래시 메모리는 데이터 변경 시에 덮어쓰기가 되지 않아 해당 데이터를 새로운 영역에 쓰기 이전에 존재하던 데이터는 무효화시켜야 하고 가비지 컬렉션 시 소거해야 한다. 플래시 메모리의 빠른 발전속도에 힘입어 플래시메모리의 용량은 급속도로 증가하고 있다. 플래시 메모리의 용량이 대용량화됨에 따라 소거대상 블록을 선택할 때 전체 플래시 메모리를 대 상으로 탐색을 실시하면 CPU의 수행시간이 많이 증가하는 문제점이 있다. 이 단점을 개선하기 위해 플래시 메모리를 그룹으로 분할하여 관리하고 소거대상 블록을 선택할 때 해당 그룹을 대상으로 탐색을 수행한다. 접근 지역성을 가지는 작업부하에 대해 hot 데이터는 hot 그룹에 배치하고, cold 데이터는 cold 그룹에 배치하여 그룹 내에서의 wear-leveling을 개선하고, 주기적으로 hot 그룹의 역할과 cold 그룹의 역할을 교환하여 전체플래시 메모리의 wear-leveling과 성능을 개선하였다.

• 한국정보전자통신기술학회논문지
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• 제12권2호
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• pp.127-134
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• 2019

IT기술의 발달로 인해 생성되는 데이터의 양은 매년 기하급수적으로 증가하고 있으며, 이에 대한 대안으로 분산시스템과 인-메모리 기반 빅데이터 처리 기법의 연구가 활발히 이루어지고 있다. 기존 빅데이터 처리 기법들의 처리 성능은 노드의 수와 메모리 용량이 증가될수록 보다 빠르게 빅데이터 처리한다. 그러나 노드의 수의 증가는 빅데이터 인프라 환경에서 장애발생 빈도가 높아지며, 인프라 관리 포인트 및 인프라 운영비용도 증가된다. 또한 메모리 용량의 증가는 노드 구성에 대한 인프라 비용이 증가된다. 이에 본 논문에서는 빅데이터 처리율 향상을 위한 인-메모리 기반 하이브리드 빅데이터 처리 기법을 제안한다. 제안하는 기법은 분산시스템 처리기법에 Combiner 단계를 추가하고, 그 단계에서 인-메모리 기반 처리 기술을 적용하여 기존 분산시스템 기반 빅데이터 처리기법에 비해 빅데이터 처리시간을 약 22% 감소시켰다. 향후, 제안하는 기법의 실질적인 검증을 위해 더 많은 노드로 구성된 빅데이터 인프라 환경에서의 현실적 성능평가가 필요하다.

• 전기전자학회논문지
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• 제24권2호
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• pp.559-569
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• 2020

딥 러닝 알고리즘 중 하나인 CNN 인공지능 어플리케이션은 하드웨어 측면에서 컨벌루션 레이어의 많은 데이터들을 저장하기 위해 오프 칩 메모리를 사용 하고, DMA를 사용하여 매 데이터 전송 시 프로세서의 부하를 줄여 성능을 향상 시킬 수 있다. 또한 컨벌루션 레이어의 데이터를 가속기의 글로벌 버퍼에 전송되는 순서를 다르게 하여 어플리케이션의 성능의 저하를 줄일 수 있다. 불 연속된 메모리 주소를 가지고 있는 베이직 레이아웃의 경우 SG-DMA를 사용 할 때 ordinary DMA를 사용할 때보다 DMA를 사전 설정하는 부분에서 약 3.4배의 성능향상을 보였고 연속적인 메모리 주소를 가지고 있는 아이디얼 레이아웃의 경우 ordinary DMA 와 SG-DMA를 사용하는 두가지 경우 모두 1396 사이클 정도의 오버헤드를 가졌다. 가장 효율적인 메모리 데이터 레이아웃과 DMA의 조합은 프로세서의 DMA 사전 설정 부하를 약 86 퍼센트까지 감소할 수 있음을 실험을 통해 확인했다.

• Transactions on Electrical and Electronic Materials
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• 제16권6호
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• pp.293-302
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• 2015

Degraded data stability, weaker write ability, and increased leakage power consumption are the primary concerns in scaled static random-access memory (SRAM) circuits. Two new SRAM cells are proposed in this paper for achieving enhanced read data stability and lower leakage power consumption in memory circuits. The bitline access transistors are asymmetrically gate-underlapped in the proposed SRAM cells. The strengths of the asymmetric bitline access transistors are weakened during read operations and enhanced during write operations, as the direction of current flow is reversed. With the proposed hybrid asymmetric SRAM cells, the read data stability is enhanced by up to 71.6% and leakage power consumption is suppressed up to 15.5%, while displaying similar write voltage margin and maintaining identical silicon area as compared to the conventional memory cells in a 15 nm FinFET technology.

• 대한임베디드공학회논문지
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• 제11권6호
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• pp.353-359
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• 2016

In this paper, we propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is stored into the two-way set associative buffer. For the high performance and fast access time, we propose an one way among two ways set associative buffer is selectively accessed based on the way-select table (WST). According to simulation results, access time can be reduced by about 7% and 40% comparing with a direct cache and Intel i7-6700 with two times more space respectively.

• 대한임베디드공학회논문지
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• 제8권5호
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• pp.255-264
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• 2013

Resolving of memory access latency is one of the most important problems in modern embedded system design. Recently, tons of studies are presented to reduce and hide the access latency. Burst/page data transfer modes are representative hardware techniques for achieving such purpose. The burst data transfer capability offers an average access time reduction of more than 65 percent for an eight-word sequential transfer. However, solution of utilizing such burst data transfer to improve memory performance has not been accomplished at commercial level. Therefore, this paper presents a new technique that provides the maximum utilization of burst transfer for memory accesses with local variables in code by reorganizing variables placement.

• 산업공학
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• 제11권2호
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• pp.149-157
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• 1998

In this paper, various techniques considering the characteristics of computer memory management are suggested, which can be used in the implementation of simplex method. First, reduction technique of indirect addressing, redundant references of memory, and scatter/gather technique are implemented, and the effectiveness of the techniques is shown. Loop-unrolling technique, which exploits the arithmetic operation mechanism of computer, is also implemented. Second, a subroutine frequently called is written in low-level language, and the effectiveness is proved by experimental results. Third, row-column linked list and Gustavson's data structure are compared as the data structure for the large sparse matrix in LU form. Last, buffering technique and memory-mapped file which can be used in reading large data file are implemented and the effectiveness is shown.

• International Journal of Contents
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• 제6권4호
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• pp.22-29
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• 2010

In flash memory, many previous garbage collection methods only merge blocks statically and do not consider the contents of buffer. These schemes may cause more unnecessary block erase operations and page copy operations. However, since flash memory has the limitation of maximum rate and life cycle to delete each block, an efficient garbage collection method to evenly wear out the flash memory region is needed. This paper proposes a memory compaction scheme based on block-level buffer for flash memory. The proposed scheme not only merges the data blocks and the corresponding log block, but also searches for the block-level buffer to find the corresponding buffer blocks. Consequently, unnecessary potential page copying operations and block erasure operations could be reduced, thereby improving the performance of flash memory and prolonging the lifetime of flash memory.